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Modélisation de plate-forme avionique pour exploration de performance en avance de phase

Lafaye, Michaël 19 November 2012 (has links)
De nos jours, les systèmes embarqués temps-réels critiques intègrent de plus en plus de composants, et voient leur complexité augmenter. Les systèmes avioniques ont suivi cette évolution, voyant augmenter leurs processus de développement. Dès lors, les développeurs de plates-formes avioniques se sont tournés vers les méthodes de modélisation en avance de phase (i.e. en tout début de cycle de développement), afin d’anticiper les performances de celles-ci et aider à leur dimensionnement. Particulièrement, l’exploration de l’utilisation des ressources matérielles de la plate-forme par la partie applicative (l’ensemble des applications) est le point central de cette exploration des performances. Si les méthodes de modélisation actuelles offrent la possibilité de modéliser une plate-forme depuis les exigences jusqu’au niveau architectural, elles ne sont pas encore adaptées à la modélisation comportementale. Elles ne permettent donc pas l’étude du comportement et la comparaison de différentes architectures d’une plate-forme en avance de phase. Mes travaux de thèse ont pour but d’offrir un processus de modélisation et simulation de plate-forme avionique répondant à cette problématique. L’objectif est de compléter les méthodes de modélisation actuelles pour apporter une analyse plus fine des performances d’une plate-forme en avance de phase, et les comparer avec les exigences. Pour cela, nous proposons une approche en quatre étapes : i) une étape de modélisation des applications et d’extraction des stimuli applicatifs ; ii) une étape de modélisation architecturale du système basée sur AADL (Architecture Analysis and Design Language) et son annexe ARINC653 ; iii) une étape de génération d’un modèle comportemental de la partie matérielle et intergicielle du système en SystemC-TLM ; iv) une étape de simulation et d’analyses, où les stimuli applicatifs sont exécutés par le modèle comportemental, et les performances extraites comparées aux exigences système. Enfin, nous avons validé notre méthode sur un cas d’étude avionique que nous présenterons également. / Nowadays, real-time critical embedded systems are more and more complex due to an increase of the integrated components. Following that trend, avionic systems development complexity increases too. So early modeling processes are more and more used in order to anticipate on plat-forms performance and help sizing them. Particularly, hardware resources usage exploration is a key aspect for performance exploration. Current processes allow to model avionic platform from requirements to architectural level of abstraction, but they do not allow to model a behavioral avionic platform. Thus, they do not allow to explore the hardware resources usage of the platform, neither to compare some alternatives of architectures at early phase of development cycle. My PhD work presents our avionic platform modeling and simulation process that answer that problem. The goal is to complete current modeling processes to offer more accurate early performance analysis, and compare them with the system requirements. For that, we propose a for steps method : i) an application modeling and stimuli extraction step ; ii) an architectural modeling step, based on the AADL (Architecture Analysis and Design Language) and its ARINC653 annex ; iii) a behavioral execution platform model (hardware and middleware) generation step with SystemC-TLM ; iv) a simulation and analysis step, when performance are compared with system requirements. At last, we will present our validation part on an avionic case study.
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Protection et intégrité des systèmes embarqués réseautés

Davidson Tremblay, Patrick January 2014 (has links)
Depuis plusieurs années, l'utilisation et le déploiement de systèmes embarqués est en plein essor. Ces systèmes complexes, autrefois isolés les uns des autres, peuvent aujourd'hui communiquer entre eux afin de répondre à de nouveaux besoins. L'échange de données entre ces dispositifs et la facilité de les administrer à distance présentent deux avancées technologiques importantes. Par contre, d'un point de vue de la sécurité, cela les rend plus susceptibles de subir les attaques de pirates informatiques et de voir l'intégrité de leur micrologiciel compromise. Cette réalité est particulièrement vraie pour les systèmes embarqués réseautés domestiques qui sont en général moins bien protégés que leurs homologues en milieux industriels. L'objectif de ce travail de recherche consiste à identifier et éliminer les failles de sécurité dans les systèmes embarqués réseautés domestiques. La phase d'analyse est primordiale, puisque les vulnérabilités dans ces systèmes ne peuvent être contrôlées et éliminées que si elles sont bien identifiées. Cette analyse permettra ensuite de mieux comprendre le déroulement ainsi que l'ampleur de telles attaques afin de mieux s'en prémunir. Une fois cette phase complétée, une exploration de diverses technologies pouvant mener à la protection et à l'intégrité de ces systèmes sera réalisée. Quelques-unes de ces technologies de protection seront finalement employées lors d'une tentative de sécurisation d'un système embarqué réseauté domestique.
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Implémentation matérielle d'un réseau de neurones à décharges pour synchronisation rapide / Hardware implementation of a spiking neural network for fast synchronization

Caron, Louis-Charles January 2011 (has links)
In this master thesis, we present two different hardware implementations of the Oscillatory Dynamic Link Matcher (ODLM). The ODLM is an algorithm which uses the synchronization in a network of spiking neurons to realize different signal processing tasks. The main objective of this work is to identify the key design choices leading to the efficient implementation of an embedded version of the ODLM. The resulting systems have been tested with image segmentation and image matching tasks. The first system is bit-slice and time-driven. The state of the whole network is updated at regular time intervals. The system uses a bit-slice architecture with a large number of processing elements. Each processing element, or slice, implements one neuron of the network and takes the form of a column on the hardware. The columns are placed side by side and they are locally connected to their 2 neighbors. This local hardware connection scheme makes the system scalable, which means that columns can be easily added to increase the capacity of the system. Each column consists of a weight vector, a synapse model unit and a membrane model unit. The system can implement any network topology, making it very flexible. The function governing the time evolution of the neurons' membrane potential is approximated by a piece-wise linear function to reduce the amount of logical resources required. With this system, a fully-connected network of 648 neurons can be implemented on a Virtex-5 Xilinx XC5VSX5OT FPGA clocked at 100 MHz. The system is designed to process simultaneous spikes in parallel, reaching a maximum processing speed of 6 Mspikes/s. It can segment a 23×23 pixel image in 2 seconds and match two pre-segmented 90×30 pixel images in 550 ms. The second system is event-driven. A single processing element sequentially processes the spikes. This processing element is a 5-stage pipeline which can process an average of 1 synapse per 7 clock cycles. The synaptic weights are not stored in memory in this system, they are computed on-the-fly as spikes are processed. The topology of the network is also resolved during operation, and the system supports various regular topologies like 8-neighbor and fully-connected. The membrane potential time evolution function is computed with high precision using a look-up table. On the Virtex-5 FPGA, a network of 65 536 neurons can be implemented and a 406×158 pixel image can be segmented in 200 ms. The FPGA can be clocked at 100 MHz. Most of the design choices made for the second system are well adapted to the hardware implementation of the ODLM. In the original ODLM, the weight values do not change over time and usually depend on a single variable. It is therefore beneficial to compute the weights on the fly rather than saving them in a huge memory bank. The event-driven approach is a very efficient strategy. It reduces the amount of computations required to run the network and the amount of data moved in and out of memory. Finally, the precise computation of the neurons' membrane potential increases the convergence speed of the network.
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Virtualisation des communications et déploiement d'acteurs matériels : flot de données pour une plateforme hétérogène et reconfigurable dynamiquement / Virtualization of communications in a heterogeneous and dynamically reconfigurable platform

Khiar, Amel 05 November 2014 (has links)
Les applications embarquées ont besoin de plus en plus de puissance de calcul et doivent être déployées sur des architectures spécifiques pour assurer les contraintes non-fonctionnelles du système. Ces architectures peuvent être composées d'unités de calcul hétérogènes, comme des processeurs ou des accélérateurs matériels. Cette hétérogénéité rend le déploiement d'applications de plus en plus complexe, notamment avec l'apparition de circuits reconfigurables dynamiquement. Un des verrous majeurs à ce déploiement réside dans la gestion des communications entre les parties statiques et dynamiques des applications.Le verrou adressé dans cette thèse concerne la gestion des communications entre les blocs fonctionnels de l'application répartis de manière statique en logiciel et de manière dynamique en matériel. Pour faciliter le déploiement des applications existantes et à venir, notre approche s'appuie sur deux contributions complémentaires : une méthodologie de conception basée sur le raffinement progressif d'acteurs flot-de-données, et un middleware distribué assurant les communications entre les acteurs une fois ceux-ci déployés sur la plateforme.Nous avons validé ces concepts sur une application dynamique de suivi de cible en traitement d'images.Dans ce contexte, nous nous sommes intéressés à la virtualisation des communications au sein de la plateforme pour faire communiquer les parties matérielles et logicielles de l'application de manière transparente. Nos contributions ont permis d'aboutir à un démonstrateur opérationnel dans le cadre du projet FOSFOR. / Applications require more computing power and need to be implemented on specific architectures to ensure the non-functioning constraints of the system. These architectures can be composed of heterogeneous processing units, such as processors or hardware accelerators. This heterogeneity makes the deployment of applications on such architectures increasingly complex, especially with the emergence of dynamically reconfigurable devices. One of the hardest obstacles to this deployment is to manage the communication between the static parts and the dynamic ones of the applications.This thesis deals with the communication management issue between the application functional blocks, ones being statically implemented in software, and the others dynamically in hardware. In order to facilitate the deployment of existing applications and those to come, our approach relies on two complementary contributions: a methodology of conception based on the progressive refinement of data-flow actors, and a distributed middleware ensuring the communication between the actors deployed on the platform.These concepts have been validated on a dynamic tracking target application relying on image processing. In this context, we were interested in the virtualization of the communication within the platform in order to allow the communications between the software and the hardware parts of the application in a transparent way. Our contributions permits us to achieve an operational demonstrator in the frame of the FOSFOR project.
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Une approche intégrée pour la validation et la génération de systèmes critiques par raffinement incrémental de modèles architecturaux / An integrated approach to validate and generate high-integrity systems by incremental refinement of architectural models

Lasnier, Gilles 27 August 2012 (has links)
L’augmentation de la complexité des systèmes temps-réel répartis embarqués (TR2E) et leur implication dans de nombreux domaines de notre quotidien imposent de nouvelles mé thodes de réalisation. Dans les domaines dits critiques (transport, médecine...) ces systèmes doivent satisfaire des contraintes dures pour garantir leur bon fonctionnement et éviter toutes défaillances qui engendreraient des conséquences financières ou humaines dramatiques. L’Ingénierie Dirigée par les Modèles (IDM) introduit le “modèle” - i.e. une description abstraite du système - et un ensemble d’outils (édition, transformation...) permettant la simplification et l’automatisation des étapes de conception, de validation et de génération du système. Ainsi, différentes abstractions du système sont élaborées dans des formalismes spécifiques de manière à couvrir un aspect du système et à permettre la réutilisation des outils d’analyse et de génération existants. Cependant, ces multiples représentations évoluent à des niveaux d’abstractions différents et il n’est pas toujours évident de mettre en corrélation système analysé et système généré. Ce travail de thèse exploite les concepts et les mécanismes offerts par l’IDM pour améliorer la fiabilité du processus de réalisation des systèmes critiques basé sur les modèles. L’approche que nous avons définie repose sur la définition du langage de modélisation architecturale et comportementale AADL-HI Ravenscar - un sous-ensemble du langage AADL (Architecture Analysis & Design Language) et de son annexe comportementale - contraint pour permettre conjointement l’analyse et la génération de l’ensemble des composants de l’application y compris de son exécutif, avec une sémantique proche d’un langage de programmation impératif... / The increasing complexity of distributed realtime and embedded (DRE) systems and their implication in various domains imply new design and development methods. In safety- criticial domains such as space, aeronautical, transport or medicine, their failure could result in the failure of the mission, or in dramatic damages such as human losses. This particular class of systems comes with strong requirements to satisfy safety, reliability and security properties. The Model-driven Engineering (MDE) introduces the concept of «model» - an abstract description of the system and a set of tools (editor, transformation engine, code generator) to simplify and automatize the design, the validation and the implementation of the system. Thus, various abstractions are realized using different domain-specific modeling languages in order to assess one particular aspect of the system and to re-use model-based analysis tools and generative technologies. These various representations may share some commonalities but the consistency between them is hard to validate (for example : Is the analyzed system the same as the generated one ?).This PhD thesis leverages MDE concepts and mechanisms, to enhance the reliability of the model-based development process of DRE systems. Our approach is based on the definition of the architectural and behavioral modeling language AADLHI Ravenscar, a restriction of AADL (Architecture Analysis & Design Language) and its behavioral annex. This subset of AADL constructs, comes up with a semantic close to the one of an imperative programming language, to drive both the analysis and the code generation of the application components and its relying execution platform (middleware) components...
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L'utilisation de systèmes intelligents réseautés pour l'instrumentation des structures en génie civil

Chafei, Ayman January 2009 (has links)
Dans cette recherche, on a conçu et validé un nouveau noeud sans fil qui sera intégré dans un système automatique de contrôle des structures de génie civil. Le prototype est conçu à partir des dernières technologies dans le domaine des systèmes embarqués. Le prototype utilise la technologie développée pour les réseaux sans fil personnels WPAN (Wireless Personal Area Network) pour la transmission de données vers la centrale locale d'interrogation des données. Les capacités de calcul que le prototype possède nous permettent d'implémenter et d'exécuter plusieurs algorithmes de contrôle de l'état des structures. La transformée de Fourier rapide est utilisée comme algorithme illustratif dans le noeud sans fil. L'objectif de cette recherche est de mettre en place un réseau de capteurs sans fil qui supporte le calcul collaboratif en temps réel des dominées mesurées, pour l'identification des dommages potentiels dans la structure.
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Une plateforme pour le raffinement des services d'OS pour les systèmes embarqués

Girodias, Bruno January 2005 (has links)
Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.
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Méthodologie et outil de conception de systèmes embarqués basés sur le cadre d'applications .NET

Brassard, Olivier January 2006 (has links)
Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.
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Certification of an Instruction Set Simulator / Certification d'un simulateur de jeu d'instructions

Shi, Xiaomu 10 July 2013 (has links)
Cette thèse expose nos travaux de certification d'une partie d'un programme C/C++ nommé SimSoC (Simulation of System on Chip), qui simule le comportement d'architectures basées sur des processeurs tels que ARM, PowerPC, MIPS ou SH4. Un simulateur de System on Chip peut être utilisé pour developper le logiciel d'un système embarqué spécifique, afin de raccourcir les phases des développement et de test, en particulier quand la vitesse de simulation est réaliste (environ 100 millions d'instructions par seconde par cœur dans le cas de SimSoC). Les réductions de temps et de coût de développement obtenues se traduisent par des cycles de conception interactifs et rapides, en évitant la lourdeur d'un système de développement matériel. SimSoC est un logiciel complexe, comprenant environ 60 000 de C++, intégrant des parties écrites en SystemC et des optimisations non triviales pour atteindre une grande vitesse de simulation. La partie de SimSoC dédiée au processeur ARM, l'un des plus répandus dans le domaine des SoC, transcrit les informations contenus dans un manuel épais de plus de 1000 pages. Les erreurs sont inévitables à ce niveau de complexité, et certaines sont passées au travers des tests intensifs effectués sur la version précédente de SimSoC pour l'ARMv5, qui réussissait tout de même à simuler l'amorçage complet de linux. Un problème critique se pose alors : le simulateur simule-t-il effectivement le matériel réel ? Pour apporter des éléments de réponse positifs à cette question, notre travail vise à prouver la correction d'une partie significative de SimSoC, de sorte à augmenter la confiance de l'utilisateur en ce similateur notamment pour des systèmes critiques. Nous avons concentré nos efforts sur un composant particulièrement sensible de SimSoC : le simulateur du jeu d'instructions de l'ARMv6, faisant partie de la version actuelle de SimSoC. Les approches basées sur une sémantique axiomatique (logique de Hoare par ex- emple) sont les plus répandues en preuve de programmes impératifs. Cependant, nous avons préféré essayer une approche moins classique mais plus directe, basée sur la sémantique opérationnelle de C : cela était rendu possible en théorie depuis la formalisation en Coq d'une telle sémantique au sein du projet CompCert et mettait à notre disposition toute la puissance de Coq pour gérer la complexitité de la spécification. À notre connaissance, au delà de la certification d'un simulateur, il s'agit de la première expérience de preuve de correction de programmes C à cette échelle basée sur la sémantique opérationnelle. Nous définissons une représentation du jeu d'instruction ARM et de ses modes d'adressage formalisée en Coq, grâce à un générateur automatique prenant en entrée le pseudo-code des instructions issu du manuel de référence ARM. Nous générons également l'arbre syntaxique abstrait CompCert du code C simulant les mêmes instructions au sein de Simlight, une version allégée de SimSoC. À partir de ces deux représentations Coq, nous pouvons énoncer et démontrer la correction de Simlight, en nous appuyant sur la sémantique opérationnelle définie dans CompCert. Cette méthodologie a été appliquée à au moins une instruction de chaque catégorie du jeu d'instruction de l'ARM. Au passage, nous avons amélioré la technologie disponible en Coq pour effectuer des inversions, une forme de raisonnement utilisée intensivement dans ce type de situation. / Approaches based on axiomatic semantics (typically, Hoare logic) are the mostpopular for proving the correctness of imperative programs. However, we prefered totry a less usual but more direct approach, based on operational semantics : this wasmade possible in theory since the development of an operational semantics for theC language formalized in Coq in the CompCert project, and allowed us to use thecomfortable logic of Coq, of much help for managing the complexity of the specification.Up to our knowledge, this is the first development of formal correctness proofs basedon operational semantics, at least at this scale.We provide a formalized representation of the ARM instruction set and addressingmodes in Coq, using an automatic code generator from the instruction pseudo-code inthe ARM reference manual. We also generate a Coq representation of a correspondingsimulator in C, called Simlight, using the abstract syntax defined in CompCert.From these two Coq representations, we can then state and prove the correctnessof Simlight, using the operational semantics of C provided by CompCert. Currently,proofs are available for at least one instruction in each category of the ARM instructionset.During this work, we improved the technology available in Coq for performinginversions, a kind of proof steps which heavily occurs in our setting.
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Système avancé de cryptographie pour l'internet des objets ultra-basse consommation / An innovative lightweight cryptography system for Internet-of-Things ULP applications

Bui, Duy-Hieu 17 January 2019 (has links)
L'Internet des objets (IoT : Internet-of-Things) a été favorisé par les progrès accélérés dans les technologies de communication, les technologies de calcul, les technologies de capteurs, l'intelligence artificielle, l'informatique en nuage et les technologies des semi-conducteurs. En générale, l'IoT utilise l'informatique en nuage pour traitant les données, l'infrastructure de communication (y compris l’Internet) et des nœuds de capteurs pour collecter des données, de les envoyer de l'infrastructure du réseau à l’Internet, et de recevoir des commandes pour réagir à l'environnement. Au cours de ses opérations, l'IoT peut collecter, transmettre et traiter des données secrètes ou privées, ce qui pose des problèmes de sécurité. La mise en œuvre des mécanismes de sécurité pour l'IoT est un défi, car les organisations de l’IoT incluent des millions de périphériques intégrés à plusieurs couches, chaque couche ayant des capacités de calcul et des exigences de sécurité différentes. En outre, les nœuds de capteurs dans l'IoT sont conçus pour être des périphériques limités par une batterie, avec un budget de puissance, des calculs et une empreinte mémoires limités pour réduire les coûts d’implémentation. L'implémentation de mécanismes de sécurité sur ces appareils rencontre même plus de défis. Ce travail est donc motivé pour se concentrer sur l’implémentation du cryptage des données afin de protéger les nœuds et les systèmes de capteurs IoT en tenant compte du coût matériel, du débit et de la consommation d’énergie. Pour commencer, un crypto-accélérateur de chiffrement de bloc ultra-basse consommation avec des paramètres configurables est proposé et implémenté dans la technologie FDSOI ST 28 nm dans une puce de test, qui est appelée SNACk, avec deux modules de cryptographie : AES et PRESENT. L’AES est un algorithme de cryptage de données largement utilisé pour l’Internet et utilisé actuellement pour les nouvelles propositions IoT, tandis que le PRESENT est un algorithme plus léger offrant un niveau de sécurité réduit mais nécessitant une zone matérielle beaucoup plus réduite et une consommation très bas. Le module AES est une architecture de chemin de données 32 bits contenant plusieurs stratégies d'optimisation prenant en charge plusieurs niveaux de sécurité, allant des clés 128 bits aux clés 256 bits. Le module PRESENT contient une architecture à base arrondie de 64 bits pour optimiser son débit. Les résultats mesurés pendant cette thèse indiquent que ce crypto-accélérateur peut fournir un débit moyen (environ 20 Mbits/s au 10 MHz) tout en consommant moins de 20 µW dans des conditions normales et une sous-pJ d’énergie par bit. Cependant, la limitation du crypto-accélérateur réside dans le fait que les données doivent être lues dans le crypto-accélérateur et réécrites en mémoire, ce qui augmente la consommation d'énergie. Après cela, afin de fournir un haut niveau de sécurité avec une flexibilité et une possibilité de configuration pour s’adapter aux nouvelles normes et pour atténuer les nouvelles attaques, ces travaux portent sur une approche novatrice de mise en œuvre de l’algorithme de cryptographie utilisant la nouvelle SRAM proposée en mémoire. Le calcul en mémoire SRAM peut fournir des solutions reconfigurables pour mettre en œuvre diverses primitives de sécurité en programmant les opérations de la mémoire. Le schéma proposé consiste à effectuer le chiffrement dans la mémoire en utilisant la technologie Calcul en Mémoire (In-Memory-Computing). Ce travail illustre deux mappages possibles de l'AES et du PRESENT à l'aide du calcul en mémoire. / The Internet of Things (IoT) has been fostered by accelerated advancements in communication technologies, computation technologies,sensor technologies, artificial intelligence, cloud computing, and semiconductor technologies. In general, IoT contains cloud computing to do data processing, communication infrastructure including the Internet, and sensor nodes which can collect data, send them through the network infrastructure to the Internet, and receive controls to react to the environment. During its operations, IoT may collect, transmit and process secret data, which raise security problems. Implementing security mechanisms for IoT is challenging because IoT organizations include millions of devices integrated at multiple layers, whereas each layer has different computation capabilities and security requirements. Furthermore, sensor nodes in IoT are intended to be battery-based constrained devices with limited power budget, limited computation, and limited memory footprint to reduce costs. Implementing security mechanisms on these devices even encounters more challenges. This work is therefore motivated to focus on implementing data encryption to protect IoT sensor nodes and systems with the consideration of hardware cost, throughput and power/energy consumption. To begin with, a ultra-low-power block cipher crypto-accelerator with configurable parameters is proposed and implemented in ST 28nm FDSOI technology in SNACk test chip with two cryptography modules: AES and PRESENT. AES is a widely used data encryption algorithm for the Internet and currently used for new IoT proposals, while PRESENT is a lightweight algorithm which comes up with reduced security level but requires with much smaller hardware area and lower consumption. The AES module is a 32-bit datapath architecture containing multiple optimization strategies supporting multiple security levels from 128-bit keys up to 256-bit keys. The PRESENT module contains a 64-bit round-based architecture to maximize its throughput. The measured results indicate that this crypto-accelerator can provide medium throughput (around 20Mbps at 10MHz) while consumes less than 20uW at normal condition and sub-pJ of energy per bit. However, the limitation of crypto-accelerator is that the data has to be read into the crypto-accelerator and write back to memory which increases the power consumption. After that, to provide a high level of security with flexibility and configurability to adapt to new standards and to mitigate to new attacks, this work looks into an innovative approach to implement the cryptography algorithm which uses the new proposed In-Memory-Computing SRAM. In-Memory Computing SRAM can provide reconfigurable solutions to implement various security primitives by programming the memory's operations. The proposed scheme is to carry out the encryption in the memory using the In-Memory-Computing technology. This work demonstrates two possible mapping of AES and PRESENT using In-Memory Computing.

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