Un centre de données est un site comportant des salles hébergeant un grand nombre d’équipements informatiques. Le fonctionnement de ces équipements informatiques induit des apports de chaleur très conséquents qui doivent être compensés par des systèmes de refroidissement. En effet, les normes imposent des plages restreintes de température et d’humidité dans les salles qui induisent de fortes consommations d’énergie. Il est donc nécessaire de développer et d’optimiser des solutions moins énergivores. Le refroidissement par free cooling consiste à refroidir les équipements en exploitant les conditions climatiques favorables. Les travaux réalisés durant cette thèse s’appuient sur une expérimentation menée dans des conditions climatiques réelles au sein d’un bâtiment. Il s’agit d’étudier le refroidissement de baies informatiques. Pour mettre en place un refroidissement par « free cooling » indirect, la configuration du bâtiment a été modifiée au cours de la thèse et une instrumentation conséquente mise en place. Les objectifs sont de déterminer à partir de séquences de mesures des coefficients de performance, de développer et de valider un modèle numérique destiné à la prédiction du comportement thermo-aéraulique en usage de ce type de solution. Dans un premier temps, des expériences sont menées avec une puissance dissipée à l’intérieur du bâtiment et un refroidissement assuré uniquement par une circulation de l’air extérieur au sein de trois parois. Des modifications ont ensuite été apportées au sein du bâtiment. Une circulation d’air en circuit fermé a été créée à l’intérieure afin de refroidir les baies par un flux d’air traversant. Afin de disposer d’une base de données probante, de nombreuses séquences de mesures avec une ou plusieurs baies sont réalisées dans différentes conditions. La variation des paramètres opératoires permet de bien appréhender le fonctionnement de l’installation et définir les paramètres d’optimisation énergétique. Les modèles numériques sont développés par le biais de TRNSYS / TRNFLOW. La confrontation des simulations à des mesures montre la pertinence de la démarche mise en œuvre. / A data center is a warehouse that contains telecommunication equipment, network infrastructure, servers, and computers. This equipment leads to a very high heat dissipation which must be compensated by the use of cooling systems. Telecommunication standards impose restricted climatic ranges (temperatures and humidity) leading to a very high energy consumption devote to air conditioning. The reduction of this energy consumption constitutes a real challenge which should be raised and solved. Many cooling solutions are proposed as the free cooling solution, which consists in cooling equipment by using external air in propitious climatic conditions. The work carried out during this thesis is based on experiments conducted within a building in real climatic conditions in order to study the cooling of telecom cabinets. During this study, the building configuration was modified, an indirect "free cooling" system was set up and a significant instrumentation was implemented. The objectives are to establish performance factors issued from measurements, to develop and to validate a numerical model in order to predict the thermoaeraulic behavior for this type of solution. Initially, experiments are carried out with a power dissipated inside the building and a cooling provided only by an outside air circulation. Then, significant modifications were made into the building to introduce an internal air circulation in a closed loop in order to evacuate the heat dissipated inside cabinets by a crossing airflow. In order to get a convincing database, measurements were conducted by using one and then several cabinets in different conditions. Modifications are made to operating parameters in order to better understand the installation operation and to define the energy optimization parameters. Numerical models are developed through TRNSYS / TRNFLOW. The confrontation of simulations with measurements shows the implemented approach relevance.

Les innovations actuelles en électronique allient à la fois des critères de coût, de performance et de taille. Or à l'ère du tout numérique, les technologies CMOS sont confrontées à la stagnation de leurs performances électriques. Parallèlement, les systèmes hétérogènes multifonctions s'orientent vers une complexification extrême de leurs architectures, augmentant leur coût de conception. Les problématiques de performance électrique et d'hétérogénéité convergent vers un objectif commun. Une solution industriellement viable pour atteindre cet objectif d'architecture ultime est l'intégration tridimensionnelle de circuits intégrés. En empilant verticalement des circuits classiques aux fonctionnalités diverses, cette architecture ouvre la voie à des systèmes multifonctions miniaturisés dont les performances électriques sont meilleures que l'existant. Néanmoins, les technologies CMOS ne sont pas conçues pour être intégrées dans une architecture 3D. Cette thèse de doctorat s'intéresse à évaluer toute forme d'impact engendré par les technologies d'intégration 3D sur les performances électriques des composants CMOS. Ces impacts sont classifiés en deux familles d'origine thermomécanique et électrique. Une étude exploratoire réalisée par modélisation TCAD a permis de montrer l'existence d'un couplage électrique par le substrat provoqué par les structures d'intégration 3D dont l'influence s'avère non négligeable pour les technologies CMOS. La seconde partie de l'étude porte sur la mise en œuvre et le test de circuits conçus pour quantifier ces phénomènes d'interaction thermomécanique et électrique, et leur impact sur les performances de transistors et d'oscillateurs en anneau.

Ces dernières années ont vu l'émergence d'un nouveaux concept dans le domaine de la microélectronique pour répondre aux besoins grandissant en termes de performances et taille des puces et trouver une alternative au loi de Moore et de More than Moore qui atteignent leur limites. Il s'agit de l'intégration tridimensionnelle des circuits intégrés. Cette innovation de rupture repose sur l'empilement de puces aux fonctionnalités différentes et la transmission des signaux au travers des substrats de silicium via des TSV (via traversant le silicium). Très prometteurs en termes de bande passante et de puissance consommée devant les circuits 2D, les circuits intégrés 3D permettent aussi d'avoir des facteurs de forme plus agressifs. Des points clés par rapport aux applications en vogue sur le marché (téléphonie, appareils numériques) Un prototype nommé Wide I/O DRAM réalisé à ST et au Leti a démontré ses performances face à une puce classique POP (Package on Package), avec une bande passante multipliée par huit et une consommation divisée par deux. Cependant, l'intégration de plus en plus poussée, combinée à la montée en fréquence des circuits, soulève les problèmes des diaphonies entre les interconnexions TSV et les circuits intégrés, qui se manifestent par des perturbations dans le substrat. Ces TSV doivent pouvoir véhiculer des signaux agressifs sans perturber le fonctionnement de blocs logiques ou analogiques situés à proximité, sensibles aux perturbations substrat. Cette thèse a pour objectif d'évaluer ces niveaux de diaphonies sur une large gamme de fréquence (jusqu'à 40 GHz) entre le TSV et les transistors et d'apporter des solutions potentielles pour les réduire. Elle repose sur de la conception de structure de test 3D, leur caractérisation, la modélisation des mécanismes de couplage, et des simulations.

La diminution de la longueur de grille des transistors a été le moteur essentiel de l’évolution des circuits intégrés microélectroniques ces dernières décennies. Toutefois, cette évolution des circuits microélectroniques a entrainé une densification des lignes d’interconnexion, donc la génération de fortes pertes, des ralentissements et de la diaphonie sur les signaux transmis, ainsi qu’une augmentation de l’impédance parasite des interconnexions. Cette dernière est néfaste pour l’intégrité de l’alimentation des composants actifs présents dans le circuit. Son augmentation multiplie le risque d’apparition d’erreurs numériques conduisant au dysfonctionnement d’un système. Il est donc nécessaire de réduire l’impédance sur le réseau d’alimentation des circuits intégrés. Pour ce faire, les condensateurs de découplage sont utilisés et placés hiérarchiquement à différents étages des circuits et dans leur intégralité (PCB, package, interposeur, puce).Ces travaux de doctorat s’inscrivent dans le cadre des développements récents des nouvelles solutions d’intégration 3D en microélectronique et ils portent sur l’étude de nouvelles architectures de capacités 3D, très intégrées et à fortes valeurs (>1 nF), élaborées en profondeur dans l’interposeur silicium. Ces composants, inspirés des architectures de via traversant le silicium (TSV, Through Silicon Via), sont nommées Through Silicon Capacitors (TSC). Ils constituent un élément clef pour l’amélioration des performances des alimentations des circuits intégrés car elles pourront réduire efficacement la consommation des circuits grâce à cette intégration directe de composants passifs dans l’interposeur silicium qui sert d’étage d’accueil des puces. Ces composants tridimensionnels permettent en effet d’atteindre de grandes densités de capacité de 35 nF/mm². Les enjeux sont stratégiques pour des applications embarquées et à haut débit et plus généralement dans un environnement économique et sociétal conscient de nos limites énergétiques. De plus ces condensateurs de découplage doivent fonctionner à des fréquences atteignant 2 GHz, voire 4 GHz, qui tendent à maximiser les effets parasites préjudiciables aux performances énergétiques des alimentations. Ceci est rendu possible par l’optimisation de leur intégration et l’utilisation de couches de cuivre avec, une bonne conductivité supérieure à 45 MS/m, comme électrodes.Les technologies d’élaboration des condensateurs TSC ont été développées au sein du CEA-LETI et de STMicroelectronics. Leur comportement électrique restait jusqu’alors mal connu et leurs performances difficiles à quantifier. Les études menées dans cette thèse consistaient à modéliser ces nouveaux composants en prenant en compte les paramètres matériaux et géométriques afin de connaitre les effets parasites. Les modèles électriques établis ont été confrontés à des caractérisations électriques effectuées sur une large bande de fréquence (du DC à 40 GHz). Ainsi ce travail a permis d’optimiser une architecture de capacité et leur intégration dans un réseau d’alimentation d’un circuit intégré 3D a pu montrer leur efficacité pour des opérations de découplage. / The decrease of transistor’s gate length was the key driver of the development of microelectronic integrated circuits in recent decades. However, this development of microelectronic circuits has led to a greater density of interconnection lines, generating high losses, slowdowns and crosstalk on the transmitted signals, and an increase of the parasitic impedance of interconnections lines. The latter is detrimental to the power integrity of the active components in the circuit. Its increase increases the risk of developing numerical errors leading to a system’s malfunction. It is therefore necessary to reduce the impedance of the power distribution network of integrated circuits. To do this, the decoupling capacitors are used and placed hierarchically on different floors of the circuits and in their entirety (PCB, package, interposer, chip).These doctoral works are in the context of recent developments in new 3D integration solutions in microelectronics and they carry on studying new 3D capacitors, highly integrated, presenting high capacitance values (> 1 nF), and developed by using the depth of silicon interposeur level. Inspired from the Through Silicon Vias (TSV), these newly developed 3D capacitors are named Through Silicon Capacitors (TSC). They are a key element for improving the performance of the power integrated circuits because they can efficiently reduce the consumption of circuits thanks to their direct integration in silicon interposer which is used to stack chips. These 3D components allow tor reach high capacitance density up to 35 nF/mm². The issues are strategic for high speed embedded applications and more generally in an economic and societal environment aware of our energy limits. Moreover these decoupling capacitors must operate at frequencies up to 2 GHz or 4 GHz, which tend to maximize the parasitic effects which affect the energy efficiency of power distribution networks. This is made possible by optimizing their integration and by the use of copper layers with a good conductivity higher than 45 MS / m conductivity as electrodes.The technologies used to fabricate the TSC are developed by CEA-LETI and STMicroelectronics. The electrical behavior of those TSC remained hitherto little known and their performances difficult to quantify. The studies conducted in this thesis were to model these new components by taking into account the material and geometrical parameters in order to know the parasitic effects. The established electrical models have faced electrical characterizations carried out over a wide frequency range (DC to 40 GHz). This work allow to optimize the TSC architecture and their integration in a power distribution network (Power Distribution Network - NDS) prove that they are good candidate for decoupling operations.

Ces dernières années ont vu l'émergence d'un nouveaux concept dans le domaine de la microélectronique pour répondre aux besoins grandissant en termes de performances et taille des puces et trouver une alternative au loi de Moore et de More than Moore qui atteignent leur limites. Il s'agit de l'intégration tridimensionnelle des circuits intégrés. Cette innovation de rupture repose sur l'empilement de puces aux fonctionnalités différentes et la transmission des signaux au travers des substrats de silicium via des TSV (via traversant le silicium). Très prometteurs en termes de bande passante et de puissance consommée devant les circuits 2D, les circuits intégrés 3D permettent aussi d'avoir des facteurs de forme plus agressifs. Des points clés par rapport aux applications en vogue sur le marché (téléphonie, appareils numériques) Un prototype nommé Wide I/O DRAM réalisé à ST et au Leti a démontré ses performances face à une puce classique POP (Package on Package), avec une bande passante multipliée par huit et une consommation divisée par deux. Cependant, l'intégration de plus en plus poussée, combinée à la montée en fréquence des circuits, soulève les problèmes des diaphonies entre les interconnexions TSV et les circuits intégrés, qui se manifestent par des perturbations dans le substrat. Ces TSV doivent pouvoir véhiculer des signaux agressifs sans perturber le fonctionnement de blocs logiques ou analogiques situés à proximité, sensibles aux perturbations substrat. Cette thèse a pour objectif d'évaluer ces niveaux de diaphonies sur une large gamme de fréquence (jusqu'à 40 GHz) entre le TSV et les transistors et d'apporter des solutions potentielles pour les réduire. Elle repose sur de la conception de structure de test 3D, leur caractérisation, la modélisation des mécanismes de couplage, et des simulations. / To improve performances of integrated circuits and decrease the technology cost, designers follow “Moore's law” and “Moore than Moore law”, respectively consisting in increasing the transistor density and integrating heterogeneous circuits. This two challenges to overcome leads to a new one: the improvement of the interconnect density. In 2D circuits, the pitch of the pads is still inaccurate compared to the strong component density. Wire bonding and bumps connecting the different chips (Processor, Memory, Logic…) are long and big, leading to RC delays, losses and electrical coupling. 3D integration is a promising strategy consisting in optimizing interconnects by processing TSVs, short and high-density-allowed connections crossing the silicon bulk involving an electrically efficient way to connect the chips. To achieve high performance and reliability in 3D IC, new design rules have to be investigated because of the specific electrical, mechanical and thermal constraints for 3D stacks. Works presented focus on the high frequency substrate noise generated by high speed signals transmitted along TSVs and its impact on sensitive circuits, such as Low Noise Amplifiers. This phenomenon is a major concern for 3D circuit design and yet still lack of extraction results due to experimental difficulties in extracting noise values in a complex 3D stack. The aim of the thesis was to characterize the coupling noise between TSV and MOS devices to understand involved phenomena and to propose solutions. To raise these objectives, we studied isolated TSV, coupled TSV, TSV to wells and MOS transistor coupling through multi-physics simulations, modeling, and measurement up to 40GHz according to polarization and frequency. Specific 3D radiofrequency test structures in 4 ports have been designed for experimental characterization.

Ce travail avait pour but de reconstituer l'évolution de la température et du δ¹⁸O des eaux de surface et des eaux de la thermocline dans la Warmpool indo-pacifique (IPWP) en combinant la thermométrie Mg / Ca et la mesure des isotopes stables de l'oxygène sur des foraminifères planctoniques de surface et de sub-surface prélevés dans des carottes de sédiments situées dans l'océan Indien tropical oriental. Ce travail a permis de ré-évaluer les effets des différentes méthodes de nettoyage et de la dissolution in situ sur la thermométrie Mg/Ca des foraminifères planctoniques, mettant en évidence la nécessité de corrections différentes suivant les espèces. L’évolution de l’IPWP au cours des 270 000 dernières années a été reconstituée. Les résultats indiquent que le δ¹⁸O des eaux de surface reflètent principalement l'advection latérale plutôt que l'historique des précipitations régionales, et suggèrent que l'hydrologie de surface IPWP est contrôlée par la migration latitudinale de la zone de convergence intertropicale aux échelles de temps orbitales mais aussi en réponse aux événements climatiques abrupts de l'hémisphère nord (eg. événements de Heinrich). Les variations de salinité de surface sont étroitement corrélées aux changements d’export vers l’Atlantique au niveau du Courant des Aiguilles (Sud de l’Afrique). Puis, les changements dans le transport des eaux de la thermocline issues de l’ITF vers l'océan Indien ont été étudiés. Les résultats montrent que le transport était plus faible pendant les glaciations (ie. MIS 6 et 4-2) que pendant les périodes interglaciaires (ie. MIS 7, MIS 5 et Holocène) et exerçaient une influence significative sur les changements de la température de la thermocline dans l'Océan Indien. / This work aimed at reconstructing the late Quaternary evolution of surface and thermocline temperature and ocean surface water δ¹⁸O in the Indo-Pacific Warm Pool by combining Mg/Ca-thermometry and stable oxygen isotope analyses on surface and thermocline-dwelling planktonic foraminifers retrieved from sediment cores in the eastern tropical Indian Ocean. This study allowed to re-evaluate the effects of different cleaning methods and in-situ dissolution on the Mg-thermometry of planktonic foraminifers, evidencing the need for species-dependent corrections. Then, the IPWP evolution over the last 270,000 years has been explored. Results indicate that surface water δ¹⁸O chiefly reflects lateral advection rather than local precipitation history, and suggest that surface IPWP hydrology is controlled by the latitudinal migration of the Intertropical Convergence Zone at orbital timescale as well as during abrupt northern hemisphere climatic events (i.e. Heinrich events). Ocean surface salinity in the IPWP and Agulhas leakage region varied synchronously, implying their teleconnection through oceanic and atmospheric circulation. Moreover, changes in the transport of thermocline water to the Indian Ocean by the Indonesian Throughflow (ITF) have been reconstructed. Results show that thermocline water transport was weaker during glacials (i.e. MIS 6 and 4-2) than during interglacials (MIS 7, MIS 5 and Holocene), and exerted significant influence on Indian Ocean TWT change.