A Eletromigração (EM) nas interconexões de metal em um chip é um mecanismo crítico de falhas de confiabilidade em tecnologias de escala nanométrica. Os trabalhos na literatura que abordam os efeitos da EM geralmente estão preocupados com estes efeitos nas redes de distribuição de potência e nas interconexões entre as células. Este trabalho aborda o problema da EM em outro aspecto, no interior das células, e aborda especificamente o problema da eletromigração em interconexões de saída, Vdd e Vss dentro de uma célula padrão onde há poucos estudos na literatura que endereçam esse problema. Até onde sabe-se, há apenas dois trabalhos na literatura que falam sobre a EM no interior das células. (DOMAE; UEDA, 2001) encontrou buracos formados pela EM nas interconexões de um inversor CMOS e então propôs algumas ideias para reduzir a corrente nos segmentos de fio onde formaram-se buracos. O outro trabalho, (JAIN; JAIN, 2012), apenas cita que a EM no interior das células padrão deve ser verificada e a frequência segura das células em diferentes pontos de operação deve ser modelada. Nenhum trabalho da literatura analisou e/ou modelou os efeitos da EM nos sinais dentro das células. Desta forma, este é o primeiro trabalho a usar o posicionamento dos pinos para reduzir os efeitos da EM dentro das células. Nós modelamos a eletromigração no interior das células incorporando os efeitos de Joule heating e a divergência da corrente e este modelo é usado para analisar o tempo de vida de grandes circuitos integrados. Um algoritmo eficiente baseado em grafos é desenvolvido para acelerar a caracterização da EM no interior das células através do cálculos dos valores de corrente média e RMS. Os valores de corrente computados por esse algoritmo produzem um erro médio de 0.53% quando comparado com os valores dados por simulações SPICE. Um método para otimizar a posição dos pinos de saída, Vdd e Vss das células e consequentemente otimizar o tempo de vida do circuito usando pequenas modificações no leiaute é proposto. Para otimizar o TTF dos circuitos somente o arquivo LEF é alterado para evitar as posições de pino críticas, o leiaute da célula não é alterado. O tempo de vida do circuito pode ser melhorado em até 62.50% apenas evitando as posições de pino críticas da saída da célula, 78.54% e 89.89% evitando as posições críticas do pino de Vdd e Vss, respectivamente Quando as posições dos pinos de saída, Vdd e Vss são otimizadas juntas, o tempo de vida dos circuitos pode ser melhorado em até 80.95%. Além disso, nós também mostramos o maior e o menor tempo de vida sobre todos as posições candidatas de pinos para um conjunto de células, onde pode ser visto que o tempo de vida de uma célula pode ser melhorado em até 76 pelo posicionamento do pino de saída. Além disso, alguns exemplos são apresentados para explicar porque algumas células possuem uma melhora maior no TTF quando a posição do pino de saída é alterada. Mudanças para otimizar o leiaute das células são sugeridas para melhorar o tempo de vida das células que possuem uma melhora muito pequena no TTF através do posicionamento dos pinos. A nível de circuito, uma análise dos efeitos da EM é apresentada para as diferentes camadas de metal e para diferentes comprimentos de fios para os sinais (nets) que conectam as células. / Electromigration (EM) in on-chip metal interconnects is a critical reliability failure mechanism in nanometer-scale technologies. Usually works in the literature that address EM are concerned with power network EM and cell to cell interconnection EM. This work deals with another aspect of the EM problem, the cell-internal EM. This work specifically addresses the problem of electromigration on signal interconnects and on Vdd and Vss rails within a standard cell. Where there are few studies in the literature addressing this problem. To our best knowledge we just found two works in the literature that talk about the EM within a cell. (DOMAE; UEDA, 2001) found void formed due to electromigration in the interconnection portion in a CMOS inverter and then proposes some ideas to reduce the current through the wire segments where the voids were formed. The second work, (JAIN; JAIN, 2012), just cites that the standard-cell-internal-EM should be checked and the safe frequency of the cells at different operating points must be modeled. No previous work analyzed and/or modeled the EM effects on the signals inside the cells. In this way, our work is the first one to use the pin placement to reduce the EM effects inside of the cells. In this work, cell-internal EM is modeled incorporating Joule heating effects and current divergence and is used to analyze the lifetime of large benchmark circuits. An efficient graph-based algorithm is developed to speed up the characterization of cell-internal EM. This algorithm estimates the currents when the pin position is moved avoiding a new characterization for each pin position, producing an average error of just 0.53% compared to SPICE simulation. A method for optimizing the output, Vdd and Vss pin placement of the cells and consequently to optimize the circuit lifetime using minor layout modifications is proposed. To optimize the TTF of the circuits just the LEF file is changed avoiding the critical pin positions, the cell layout is not changed. The circuit lifetime could be improved up to 62.50% at the same area, delay, and power because changing the pin positions affects very marginally the routing. This lifetime improvement is achieved just avoiding the critical output pin positions of the cells, 78.54% avoiding the critical Vdd pin positions, 89.89% avoiding the critical Vss pin positions and up to 80.95% (from 1 year to 5.25 years) when output, Vdd, and Vss pin positions are all optimized simultaneously. We also show the largest and smallest lifetimes over all pin candidates for a set of cells, where the lifetime of a cell can be improved up to 76 by the output pin placement. Moreover, some examples are presented to explain why some cells have a larger TTF improvement when the output pin position is changed. Cell layout optimization changes are suggested to improve the lifetime of the cells that have a very small TTF improvement by pin placement. At circuit level, we present an analysis of the EM effects on different metal layers and different wire lengths for signal wires (nets) that connect cells.

Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados aspectos de regularidade, principalmente na camada de polisilício. A técnica de folding foi explorada em conjunto com a regularidade como possível metodologia de projeto voltada para a minimização dos efeitos da variabilidade de processo. Leiautes de portas lógicas complexas e básicas foram criadas utilizando tecnologia em 65nm. Os netlists dos leiautes extraídos foram simulados utilizando modelos que refletiam os efeitos da variabilidade sobre os parâmetros tecnológicos mais afetados pela variabilidade de processo. Os parâmetros selecionados para este experimento foram a largura (W) e comprimento (L) do canal do transistor, espessura do óxido de porta (Tox) e a mobilidade (μ0) das cargas. Os dados referentes ao pior caso envolvendo atraso e potência consumida de cada porta foram utilizados como métricas de comparação. Os resultados encontrados demonstram que a utilização da técnica de folding juntamente com aspectos de regularidade tornaram os experimentos menos sensíveis às variações do processos de manufatura de circuitos integrados. Essas reduções de sensibilidade chegaram em algumas situações à 33.22% para as portas básicas e de 28.96% para as portas complexas. A adição de folding e regularidade da camada de polisilício, trazem desvantagens significativas em área e potência consumida de cada porta. Pelos experimentos realizados é possível verificar aumento superior a 100% em área de algumas portas e de até 20.54% de aumento em potência. A união destas duas técnicas pode ser utilizada para tornar, por exemplo, o caminho crítico de um circuito integrado mais robusto quanto as variações de temporização e de potência. / This paper aims to explore for design techniques that allow the minimization of the effects of process variability on the electrical behavior of integrated circuits. To this work were discussed aspects of regularity, especially in poly-silicon layer. The technique of it folding was explored in conjunction with the regularity as possible design methodology aimed to minimizing the effects of process variability. Complex and basic layouts logic gates were built using 65nm technology. The it netlists extracted from layouts of the gates were simulated using models that reflected the effects of variability on the main technological parameters such as W, L, Tx, mu0 of the charges. The worst delay of each port and power consumption parameters were used for comparison in this work. The results show that using the it folding with regularity aspects of the experiments turns the layout gates less sensitive to process variations. These sensitivity reductions reached in some situations to 33.22 % for the basic gates and 28.96 % for the complex gates created. This techniques brings significant disadvantages in size and power consumption. For the experiments you can check increase of over 100% in area and up than 20,54% increase in power. These techniques should be used with discretion, especially on projects where there are area or consumption restrictions.

Orientador: Marco Antonio Robert Alves / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T13:49:16Z (GMT). No. of bitstreams: 1 Danieli_CarlosLucianoDe_M.pdf: 1990598 bytes, checksum: 6745c93234cd7c2b42245ced236075ec (MD5) Previous issue date: 2010 / Resumo: Este trabalho de mestrado utilizou várias técnicas convencionais de microfabricação desenvolvidas nas indústrias de semicondutores e teve como objetivo fabricar microponteiras de silício com melhorias nas características geométricas e morfológicas, ou seja, microponteiras altas e com pequenos cones de abertura, relacionados ao aumento do fator de emissão de campo (?) e redução da rugosidade da superfície, relacionado à função trabalho do material (?), utilizando máscaras de DLC e plasma de SF6/O2 e SF6 puro. Além disso, este trabalho investigou minuciosamente a origem, composição e distribuição da camada residual que apareceu no topo das microponteiras através da técnica de microanálise MEV/EDS, uma vez que a ocorrência de camadas residuais nas superfícies das microponteiras não tem sido reportada na literatura e que elas influenciam nas características da superfície das mesmas (substâncias adsorvidas e rugosidade) e do substrato. Com esta análise, foi possível verificar que o aparecimento da camada residual está relacionado ao mecanismo de corrosão do plasma de SF6/O2 que foi utilizado, pois se acredita que a camada residual encontrada trata-se da camada de passivação SiOxFy, que independe do material utilizado como máscara e que apresenta enxofre adsorvido em toda amostra. A técnica de AFM foi utilizada para se estudar em alta resolução os efeitos do plasma de SF6/O2 na morfologia da superfície do substrato. Com isso, foi possível verificar a existência de uma relação linear entre a rugosidade e tempo de corrosão, para as condições de processo utilizadas / Abstract: At this work, several conventional microfabrication techniques developed in the semiconductor industry were used and aimed to make silicon microtips with improved geometrical and morphological characteristics, ie taller microtips and the aperture cones of the tip smaller, related to increased emission factor field (?) and reduced surface roughness, related to the material work function (?), using DLC masks and plasma SF6/O2 and pure SF6. In addition, this study investigated in detail, the origin, composition and distribution of residual layer that have appeared at the top of microtips, using the technique of microanalysis by SEM/EDS, since the occurrence of residual layers on the surfaces of microtips have been not reported in the literature and their influence the surface characteristics of microtips (adsorbed substances and roughness) and the substrate. With this analysis, it was observed that the occurrence of the residual layer is related to the corrosion mechanism of plasma SF6/O2 used, because it is believed that the residual layer is found from the SiOxFy passivation layer, which is independent of mask material, and has sulfur adsorbed on all sample surface. The AFM technique was used to study with high resolution the effects of plasma SF6/O2 in the morphology of the substrate. Thus it was possible to verify the existence of a linear relationship between roughness and the corrosion time for the process conditions used / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Fabiano Fruett / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-12T17:39:52Z (GMT). No. of bitstreams: 1 Coraucci_GuilhermedeOliveira_M.pdf: 8439243 bytes, checksum: d062ad2bf9b0e8eaae04ac2443802dab (MD5) Previous issue date: 2008 / Resumo: Apresentamos neste trabalho um sensor de pressão piezorresistivo de multiterminais totalmente compatível com o processo de fabricação CMOS, constituído de um piezoelemento sensível ao estresse mecânico disposto sobre uma membrana microfabricada. O layout deste piezoelemento permite maximizar o efeito do estresse mecânico sobre a deflexão das equipotenciais distribuídas sobre sua região ativa. Utilizamos a análise baseada no Método de Elementos Finitos no projeto da membrana, bem como na definição da disposição dos piezoelementos sobre a mesma. O sensor foi fabricado em duas tecnologias diferentes: CMOS 0,3 ?m MAS (Austria Mikro Systeme International) - disponibilizado pelo Projeto Multi-Usuário PMU-FAPESP - e CCS/Unicamp (Centro de Componentes Semicondutores da Unicamp). Realizamos a membrana, no sensor fabricado na tecnologia AMS, através de um processo de desbaste mecânico da pastilha de silício. Já para o sensor fabricado na tecnologia do CCS/Unicamp, utilizamos um aparato de corrosão química (solução de KOH) para corrosão anisotrópica do silício monocristalino e, desta forma, obtivemos uma membrana com maior qualidade. Realizamos o estudo, analítico e numérico, da dependência da tensão de saída do piezoelemento de multiterminais com relação ao estresse mecânico. Os sensores fabricados apresentaram sensibilidade proporcional ao número de contatoscorrente de entrada e pouca dependência desta sensibilidade com sua geometria para uma grande faixa de variação de suas dimensões. Na tecnologia AMS, o sensor apresentou uma sensibilidade de 0,24 mV/psi e na tecnologia CCS/Unicamp 4,8 mV/psi com linearidade máxima de aproximadamente 5,6% FSO / Abstract: This work describes a CMOS-Compatible multiterminal piezoresistive pressure sensor based on the transversal piezoresistive effect, which consists of a piezotransducer fabricated on a membrane. The layout of this piezoelement is designed in such a way that its sensitivity is improved by maximizing the effect of the mechanical stress over the equipotential lines distribution in its active region. We performed Element Finite analyses in both membrane and piezoelement designs. The sensor was fabricated using two different technologies: CMOS 0,35 ?m AMS process (Austria Mikro Systeme International) - supported by the Fapesp Multi-User Project - and CCS/Unicamp process (Center for Semiconductor Components). In the AMS process, we realized a diaphragm by reducing the thickness of the die through a mechanical polishing process. In the sensor fabricated at CCS/Unicamp process, a backside bulk micro-machining was performed by using an automated KOH chemical etching apparatus, which provides a well-controlled anisotropic etching process. The sensor sensitivity is proportional to the number of input current terminals. The sensor sensitivity dependence related to its geometry is minimized even for a wide range of the sensor layout's aspect-ratio. In the AMS process, sensor's sensitivity amounted to 0.24 mV/psi and in the CCS/Unicamp process the sensitivity amounted to 4,8 mV/psi with a maximum linearity of about 5,6% FSO / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

A vida de milhões de pessoas é afetada por problemas de deficiência auditiva, incapacitando-as de ouvirem os sons naturalmente. O uso de aparelhos de auxílio auditivo minimiza o efeito das deficiências, pois possibilita tratamento dos sinais auditivos através de sofisticados algoritmos que eliminam ruídos e amplificam os sinais de interesse. Este trabalho propõem a especificação de um sistema integrado, otimizado em termos de consumo de potência, para realizar o processamento de sinais digitais em aparelhos de auxílio auditivo digital. Foram desenvolvidos dois blocos para processamento hardwired, que substituem o processamento realizado por software, cuja finalidade é filtrar os sinais sonoros digitalizados com menor consumo. Um dos blocos, um filtro FIR de até 128 coeficientes, pode ser utilizado como filtro do tipo passa baixa ou passa altas frequências. O outro bloco, para executar o algoritmo ALE, é utilizado para eliminar ruídos periódicos. Os blocos desenvolvidos e implementados foram compilados e simulados para comprovar a funcionalidade. Os resultados das simulações mostraram que eles atendem as especificações de funcionalidade. Os blocos foram também sintetizados em uma tecnologia CMOS de 0,35 &#956m, três níveis de metal, para assim se ter as estimativas de área do circuito e de consumo de potência. A área do layout final foi de 14 mm². O consumo de potência estimado é de 0,30 mW para frequência de clock de 300 kHz (o que permite que um filtro FIR processe uma amostra a cada 240 &#956s, no pior caso, e o ALE, uma a cada 36 &#956s), e de 5,06 mW para frequência de clock de 5,0 MHz (filtro FIR processa uma amostra a cada 14,4 &#956s e o ALE, uma a cada 2,2 &#956s). As estimativas de consumo foram feitas considerando os dois blocos operando simultaneamente e com tensão de alimentação de 1,8 V. Para todo o sistema integrado proposto, obtive-se, com um cenário específico, o consumo de potência de 1,1 mW, considerando dois Filtros Configuráveis, um Filtro ALE e um DSP. / The live of millions of people are affected by hearing problems, disabling them from hearing the sounds naturally. The use of hearing aids devices minimizes the effect of deficiencies, since it allows processing of auditory signals through sophisticated algorithms that eliminate noise and amplify the signals of interest. This work proposes the specification of an integrated system, optimized in terms of power consumption, to perform digital signal processing in digital hearing aid devices. Were developed two blocks of hardwired processing, replacing software processing, whose purposes are to filter the digitized audio signals with lower consumption. One of the blocks, an FIR filter up to 128 coefficients can be used as a low pass or high pass filter. The other block, to run the ALE algorithm, is used to eliminate periodic noises. The blocks developed and implemented were compiled and simulated to demonstrate their functionality. The simulation results show that they meet the specifications of functionality. The blocks were also synthesized in a 0.35 &#956m CMOS technolog, three metal levels, in order to have estimatives of circuit area and power consumption. The area of the final layout was 14,0 mm². The estimated power consumption is 0.30 mW for clock frequency of 300 kHz (which allows a FIR filter to process one sample every 240 &#956s in the worst case, and ALE, one every 36 &#956s), and 5.06 mW for clock frequency of 5.0 MHz (FIR filter processing one sample every 14.4 &#956s, and ALE, one every 2.2 &#956s). Consumption estimates were made considering the two blocks operating simultaneously and supply voltage of 1.8 V. For all the proposed integrated system, it was found, for a specific scenario, the power consumption of 1.1 mW, considering two configurable filters, one filter ALE and one DSP.

Neste trabalho, foram fabricados guias de onda ARROW (Anti-Resonant Reflecting optical waveguides), através da utilização de filmes finos, de materiais amorfos, obtidos pelas técnicas de Deposição Química a vapor assistida por plasma (PECVD) e Sputtering. Pelo fato de o funcionamento destes guias ser bastante dependente da geometria e das propriedades ópticas dos materiais, foram realizadas simulações utilizando o Método de Matrizes de Transferência (TMM) e o Método de Diferenças Finitas com Reticulado Não Uniforme (NU-FDM) para a determinação dos parâmetros geométricos destas estruturas. Na fabricação, foram utilizados filmes de oxinitreto de silício (SiOxNy) e carbeto de silício amorfo hidrogenado (a-SiC:H), depositados por PECVD, à temperatura de 320°C, e filmes de TiOx depositados por Sputtering, para a fabricação das camadas que compõem os guias de onda. Os filmes de a-SiC:H e TiOx foram utilizados como primeira camada anti-ressonante, possuindo espessuras de 0,322 µm e 86,3 nm, respectivamente. A definição das paredes laterais dessas estruturas foi feita através da Corrosão por Plasma Reativo (RIE) utilizando técnicas fotolitográficas convencionais. Os guias de onda ARROW foram caracterizados em termos de perdas por propagação, para o comprimento de onda de 633 nm, utilizando a técnica de clivagem e a técnica de vista superior. As perdas em função do comprimento de onda para a faixa que vai desde o ultravioleta até o infravermelho próximo (200 nm a 1100 nm) também foram medidas utilizando fonte de luz branca, monocromador e medidor de potência óptica. Além disso, a análise modal dos guias de onda foi feita através de imagens obtidas através de uma objetiva de microscópio e de uma câmera CCD (Charge Coupled Device). Os resultados mostram que é possível obter guias monomodo, com baixas atenuações, tendo se conseguido valores entre 0,8 e 3 dB/cm, para o comprimento de onda de 633 nm. Isso possibilita, no futuro, a fabricação de diversos dispositivos, como sensores interferométricos, sensores químicos baseados em absorção óptica, redes de Bragg, entre outros. / In this work, Anti-Resonant Reflecting Optical Waveguides (ARROW) were fabricated using thin amorphous films, obtained by Plasma Enhanced Chemical Vapor Deposition (PECVD) and Sputtering techniques. Since these waveguides are highly dependent on its geometry and on the optical properties of the materials used, simulations using the Transfer Matrix Method (TMM), and the Non-Uniform Finite Difference Method (NU-FDM), were necessary, for the determination of the geometric parameters of these structures. Silicon oxynitride films (SiOxNy), amorphous hydrogenated silicon carbide films (a-SiC:H), both deposited at a temperature of 320°C, and TiOx films, deposited by Sputtering technique, were used in the fabrication of the layers of the waveguides. The a-SiC:H and the TiOx films were used as first ARROW layer, having thicknesses of 0,322 µm and 86,3 nm, respectively. Also, the definition of the sidewalls of the waveguide was achieved using Reactive Ion Etching (RIE) and conventional lithographic techniques. The waveguides were characterized in terms of propagation losses, for working wavelength of 633 nm, by using the cut-back and the top view techniques. The losses as a function of working wavelength, for the ultraviolet, visible and near infrared regions (200 nm to 1100 nm), were also measured using a white light source, a monocromator and an optical power meter. Furthermore, modal analysis was achieved by using images captured by a Charge Coupled Device (CCD) camera, using a microscope objetctive. Results proved the possibility of obtaining single-mode waveguides with relatively low losses, with values around 0.8 and 3 dB/cm, for working wavelength of 633 nm. This are promising results which indicate the possibility of using these waveguides for the fabrication of many devices such as interferometric sensors, chemical sensors based on optical absorption, Bragg gratings, among others.

A microfluídica atua em áreas como controle de fluxo, e \"química e ciências da vida\". Nesta última área encontram-se dispositivos como micro-agulhas, micro-separadores, microdispensadores, micro-reatores e micromisturadores. Em particular, micromisturadores podem estar presentes nas mais variadas aplicações na industria e na ciência, que necessitam de mistura de fluidos. Uma dessas aplicações é a encapsulação de ativos por uma matriz polimérica (micro-esferas poliméricas) para sistemas de liberação controlada. Nos processos convencionais de encapsulação uma das etapas cruciais é a produção de emulsões simples e múltiplas, que é o resultado do processo de mistura de dois líquidos imiscíveis. A introdução de micromisturadores para formação de emulsões é uma alternativa tecnológica que foi explorada neste trabalho. Portanto, foi realizado um estudo de pré-formulação, no qual foram produzidas micro-esferas poliméricas sem nenhum ativo encapsulado através de n misturadores microfluídicos diferentes. Os dispositivos mais eficientes foram identificados através das características das micro-esferas produzidas, tais como: diâmetro médio de partícula, índice de dispersão da distrib uição de partículas e morfologia (forma geométrica). Identificados os dispositivos, parâmetros de processo foram estudados, tais como: vazão e formulação. Os resultados obtidos indicaram que é possível produzir micro-esferas poliméricas com suas principais características controladas: tamanho e índice de dispersão. / Microfluidics actuates in areas as flow control, and \"chemistry and life sciences\". In this latter area appear devices as microneedles, microseparators, microdispensers, micro-reactors and micromixers. In particular, micromixers can be found in several applications in industry and science where it is needed fluid mixing. One of these applications is the asset encapsulation of a polymeric matrix (polymeric microspheres) for controlled release systems. In conventional processes of encapsulation one of crucial steps is the production of simple or multiple emulsions, which is the result of the mixing process of two immiscible liquids. Utilization of micromixers for emulsion preparation is a technological alternative that is explored in this work. Therefore, it was realized a pre-formulation study, for production of polymeric microspheres without any asset encapsulated, through several microfluidic mixers. The more efficient devices were ident ified through characteristic parameters of produced microspheres, such as: particle average diameter, dispersion index of particle size distribution and morphology (geometric shape). After device identification, process parameters were studied, such as: flow rate and formulation. Obtained results indicated that it is possible to produce polymeric microspheres with its main controlled characteristics: size and dispersion index.

As Máquinas de Vetores de Suporte (SVMs) têm sido largamente empregadas em diversas aplicações, graças à sua baixa taxa de erros na fase de testes (boa capacidade de generalização) e o fato de não dependerem das condições iniciais. Dos algoritmos desenvolvidos para o treinamento da SVM, o Sequential Minimal Optimization (SMO) é um dos mais rápidos e eficientes para a execução desta tarefa. Importantes implementações da fase de treinamento da SVM têm sido feitas em FPGAs. A maioria destas implementações tem sérias restrições na quantidade de conjunto de amostras a serem treinadas, pelo fato de implementarem soluções numéricas. De observação na literatura técnica, apenas dois trabalhos implementaram o SMO para o treinamento SVM em hardware e apenas um destes possibilita o treinamento de uma quantidade importante de amostras, porém a aplicação é restrita a apenas um benchmark específico. Na última década, com a tecnologia baseada em RAM estática, os FPGAs apresentaram um novo aspecto de flexibilidade: a capacidade de reconfiguração dinâmica, que possibilita a alteração do sistema em tempo de execução trazendo redução de área. Adicionalmente, apesar de uma potencial penalidade no tempo de processamento, a velocidade de execução continua muito superior quando comparada com soluções em software. No presente trabalho, uma solução genérica é proposta para o treinamento SVM em hardware (i.e. uma arquitetura que possibilite o treinamento para diversos tipos de amostras de entrada), e, motivado pela natureza seqüencial do algoritmo SMO, uma arquitetura dinamicamente reconfigurável é desenvolvida. Um estudo da implementação genérica com codificação em ponto fixo é apresentada, assim como os efeitos de quantização. A arquitetura é implementada no dispositivo Xilinx Virtex-IV XC4VLX25. Dados de tempo e área são obtidos e detalhes da síntese são explorados. É feita uma simulação da reconfiguração dinâmica através de chaves de isolação para a validação do sistema sob reconfiguração dinâmica. A arquitetura foi testada para três diferentes benchmarks, com resultados indicando que o treinamento no hardware reconfigurável foi acelerado em até 30 vezes quando comparado com a solução em software e os estudos apontaram que uma economia de até 22,38% de área útil do FPGA pode ser obtida dependendo das metodologias de síntese e implementação adotadas. / Support Vector Machines have been largely used in different applications, due to their high classifying capability without errors (generalization capability) and the advantage of not depending on the initial conditions. Among the developed algorithms for the SVM training, the Sequential Minimal Optimization (SMO) is one of the fastest and the one of the most efficient algorithms for executing this task. Important dedicated hardware implementations of the training phase of the SVM have been proposed for digital FPGA. Most of them are very restricted about the quantity of input samples to be trained due to the fact that they implement numeric solutions. Only two works with implementation in the SMO algorithm for the SVM training in hardware have been reported recently, and just one is able to train an important quantity of input samples, however it is restricted for only one specific benchmark. In the last decade, with the technology based on static memory (SRAM), FPGAs has provided a unique aspect of flexibility: the capability of dynamic reconfiguration, which involves altering the programmed design at run-time and allows area\'s saving. In addition, although leading to some time penalty, the execution time is still faster when compared with purely software solutions. In this work we present a totally hardware general-purpose implementation of the SMO algorithm. In this general-purpose approach, training of examples with different number of samples and elements are possible, and, motivated by the sequential nature of some of the SMO tasks, a dynamically reconfigurable architecture is developed. A study of the general-purpose implementation with fixed-point codification is presented, as well as the quantization effects. The architecture is implemented in the Xilinx Virtex-IV XC4VLX25 device, and timing and area data are provided. Synthesis details are exploited. A simulation using dynamic circuit switching is carried out in order to validate the systems dynamic reconfiguration aspects. The architecture was tested in the training of three different benchmarks; the training on the reconfigurable hardware was accelerated up to 30 times when compared with software solution, and studies points to an area saving up to 22.38% depending on the synthesis and implementation methodologies adopted in the project.

Nos ambientes de desenvolvimento de sistemas integrados da atualidade, os requisitos dos sistemas devidos ao alto grau de funcionalidades incorporadas vêm-se incrementando, gerando uma alta complexidade nos projetos. Isto traz como consequência o aumento na quantidade de ciclos dentro do fluxo de projeto. Uma solução tem sido o uso de blocos IP para acelerar o desenvolvimento. Entretanto, para garantir um grau elevado de confiabilidade destes componentes, os processos de verificação devem comprovar que todas as propriedades do circuito estejam sendo cumpridas. Uma das técnicas utilizadas para isto é verificação funcional por simulação, que procura explorar, através da injeção de vetores de teste, a maior porção possível de todo o espaço de estados do circuito. Quanto maior o número de estados possíveis, maior o número de vetores de testes que devem ser inseridos. Portanto, o número de vetores de teste deve ser reduzido de forma considerável, entretanto, por este fato, métricas para determinar a completeza do processo de verificação, definidas como modelos de cobertura, têm sido necessárias. As métricas de cobertura são estabelecidas segundo as estratégias de observação do projeto sob verificação, DUV, sendo bastante comum na indústria a de caixa preta que tem como objetivo a estimulação das entradas e a observação dos eventos de saída do DUV. Neste caso, para determinar se o sistema cumpre com as especificações, o engenheiro de verificação, deve definir os eventos à saída que considera relevantes e as métricas para determinar a quantidade de vezes que devem ser observadas. Este tipo de modelagem é conhecido como cobertura por itens. A quantidade de itens e os eventos a serem observados podem ser dfinidos pelo conhecimento especialista, dos engenheiros de verificação ou, para simplificar esta tarefa, uma distribuição uniforme é adotada. Como estas formas de modelagem não abstraem todas as propriedades do circuito, o perfil da distribuição de valores dos eventos (parâmetros) escolhidos, em geral, não estão correlacionados com o perfil real verficado durante a execução dos testbenches , tendo como consequência o aumento dos tempos de simulação. Para tratar do problema acima, o presente trabalho tem como objetivo geral o desenvolvimento de uma metodologia para obter um modelo de cobertura de saída que apresente um perfil de distribuição semelhante ao real e que, assim, assista o engenheiro de verificação na seleção dos pontos ou intervalos de saída de interesse, adicionado-os às decisões derivadas de seu conhecimento especialista. Pela metodologia utilizada, encontra-se a(s) equação(ões) que define(m) a(s) saída(s) do circuito sob verificação e, a partir destas, a distribuição probabilística por evento observável. No centro da metodologia está a ferramenta PrOCov (Probabilistic Output Coverage), projetada com os objetivos acima. A metodologia e a ferramenta foram testadas com alguns exemplos de circuitos, modelos em alto nível do filtro FIR, do processador FFT e do filtro Elliptic, todos descritos em SystemC. Nos três casos testados, o PrOCov encontrou satisfatoriamente os respectivos perfis de saída. Estes foram comparados com os perfis obtidos por simulação, mostrando que uma excelente precisão pode ser obtida; apenas pequenas variações foram encontradas devidas a erros de aproximação. Também variações de precisão e tempo de simulação em função da resolução dos parâmetros de saída (eventos) foram analisadas nesta dissertação. / In current integrated system development environments, the requirements for the design of multi-function systems have increased constantly. Consequently, the number of iterations in the design flow has also grown. A solution for this problem has been the use of IP-cores to speed up the hardware development. However, to guarantee high level of reliability for these components, the verification process has to be kept strict in other to prove if the all system properties have been satisfied. The mainstream technique that has been used in the industry for the verification process is the dynamic functional verification. It aims to explore, by test vector injection, all the state space of the circuit. The higher the number of possible states, the higher the number of test vectors to be inserted. Therefore, the number of test vectors must be kept as low as possible. Due to that, completion and sufficiency metrics, identified as the coverage model, should be carefully defined. The coverage metrics are established according the observation strategies of the design under verification, DUV, where the black box approach is very common in the industry, being aimed at the stimulation of the inputs and observing the events of the DUV output. To determine whether the system meets the specifications, the verification engineer must define the events (s)he considers relevant at the output and the metrics used to determine the amount of times that the results must be observed. This type of modeling is known as item coverage. The amount of items and events to be observed may be defined by the experience of the engineer, but in most cases, to simplify this task, a uniform distribution is adopted. Those forms of modeling do not abstract the functionality of the circuit, then, the probability distribution of the chosen events is uncorrelated to the real simulated distribution, when the testbenchs are implemented. Therefore, the resulting simulation time increases. To solve the problem that is mentioned above, this work aims the development of a methodology to compute the output coverage, which should be similar to the real output value distribution and thus assist the engineer in the selection of the proper check points or output ranges of interest, by adding them to the decisions derived from his(her) knowledge. This methodology finds the equations that represent the outputs of the DUV and, from them, it computes the output probabilistic distribution. At the core of this methodology is the PrOCov (Probabilistic Output Coverage) tool, which was developed with the goals above. Both methodology and tool were tested with three circuits described in high level language, the FIR filter, FFT processor and Elliptic filter, written in SystemC. In all three cases, PrOCov presented a satisfactorily output distribution. Excellent precision could be achieved by the results, with only small variations found due to approximation errors. Also variations of accuracy and simulation time due to different resolutions of the output parameters (events) were analyzed in this dissertation.

Os objetivos desta tese são: o estudo e aprimoramento dos diferentes parâmetros geométricos e de processo de fabricação de guias de onda ARROW (Anti-Resonant Reflecting Optical Waveguides), visando reduzir as perdas por propagação; e o projeto, fabricação e caracterização de sensores óptico integrados utilizando os processos aprimorados. Os parâmetros estudados foram: os materiais utilizados nas camadas antirresonantes, as espessuras destas camadas, a profundidade de corrosão para definição do rib e a rugosidade nas paredes laterais, que considera-se o parâmetro mais crítico no que diz respeito às perdas por propagação obtidas com o processo de fabricação utilizado neste trabalho. Os materiais utilizados na fabricação dos guias de onda ARROW sobre substrato de silício foram filmes de oxinitreto de silício (SiOxNy) depositados por PECVD à temperatura de 320°C, filmes de SiO2 crescidos em forno de oxidação em ambiente úmido a 1200°C e filmes de TiOxNy depositados pela técnica de Magnetron Sputtering Reativo. A definição das paredes laterais dessas estruturas foi feita através da Corrosão por Plasma Reativo (RIE) e técnicas fotolitográficas convencionais. Para o aprimoramento dos processos, as técnicas de caracterização utilizadas foram: medidas de perdas por propagação, utilizando a técnica de vista superior e a análise modal dos guias de onda. A principal contribuição deste trabalho foi a proposição de um processo de fabricação alternativo, onde pedestais são utilizados para a definição das paredes laterais antes da deposição do núcleo dos guias de onda. Este processo permitiu a redução significativa das perdas e o corte dos modos superiores para guias com larguras menores ou iguais a 6 µm. Finalmente, com os guias e os processos aperfeiçoados foram fabricados dois diferentes tipos de sensores ópticos: sensores refratométricos baseados em interferômetro de Mach-Zehnder (IMZ) e sensores de umidade baseados em absorção utilizando o polímero polipirrol (PPy). A caracterização dos sensores baseados em IMZ permitiu concluir que, embora se tenha observado uma resposta do sensor em termos de variação da potência na saída do dispositivo com a variação do índice de refração, esta variação possivelmente está sendo influenciada pela interferência multimodo resultante de limitações do processo de fabricação, o que reduz significativamente a sensibilidade com relação a valores projetados. Os sensores de umidade apresentaram uma variação significativa da potência de saída para umidades relativas ao redor de 70%, permitindo sua utilização em diferentes aplicações, como na indústria alimentícia e no monitoramento da qualidade do ar. / The main goals of this thesis are: the study and improvement of different geometrical and fabrication process parameters of Anti-Resonant Reflecting Optical Waveguides (ARROWs), aiming at reducing the propagation losses; and the design, fabrication and characterization of integrated optics sensors using the improved processes. The studied parameters were: the materials used as anti-resonant layers, the thickness of these layers, the rib height and the sidewall roughness (SWR), which is considered the most critical parameter with respect to propagation losses in the fabrication process used in this work. The materials used in the fabrication of ARROW waveguides over silicon substrate were silicon oxynitride (SiOxNy) films deposited by PECVD at 320°C, SiO2 films, thermally grown at 1200°C and TiOxNy films deposited by the reactive magnetron sputtering technique. The definition of the sidewalls of these waveguides was performed by Reactive Ion Etching (RIE) and conventional photolithographic techniques. The characterization techniques used were: propagation loss measurements, using the top view technique and modal analysis. The main contribution of this work was the proposition of an alternative fabrication process where pedestals are used in order to define the sidewalls before deposition of the core of the ARROW waveguides. This process allowed significant reduction of losses and cutoff of higher modes at widths of 6 µm. Finally, with the waveguides and improved processes two different types of optical sensors were fabricated: refractometric sensors based on Mach-Zehnder interferometer (IMZ) and humidity sensors based on evanescent field absorption using polypyrrole polymer (PPy). The characterization results of IMZ based sensors showed that, although a sensor response has been observed in terms of change of output power with variation of the external medium\'s refractive index, this variation is possibly being influenced by multimode interference resulting from limitations in the fabrication process. This significantly reduces the sensitivity with respect to designed values. The humidity sensors show a significant variation in output power for relative humidity values around 70%, allowing its use in different applications, such as in food industry and in air quality monitoring.