“The most dangerous form of ‘white supremacy’ is not the obvious and extreme fascistic posturing of small neo-nazi groups, but rather the taken for granted routine privileging of white interests that goes unremarked in the political mainstream” (Gilbourn, 2005, p.485). This genealogical (Foucault, 1979; 1990) research study interrogates the political nature of universities and their role in the maintenance of racial oppression. Using Queen’s University, Ontario, Canada as a case study, it analyzes and explores the racist historical underpinnings of the institution and the response of the university to incidents of racial discrimination in the early 1990’s— particularly the creation of the 1989 Principals Advisory Committee (PAC) on Race Relations. This work documents and examines the institutional, political, and ideological obstacles in implementing this comprehensive, university-wide anti-racism policy. This research reveals and traces the discourses of racism at Queen’s University. It analyzes how the histories, ideologies, and institutional policy responses toward racism have produced and perpetuated processes that function to control and oppress racialized minorities. The study begins with a chronological analysis of racism at the university and identifies and examines the discursive strategies and techniques that are employed to sustain racist practices. The study concludes with an analysis of qualitative interviews with original members of 1989 Principal’s Advisory Committee on Race Relations who drafted the 1991 Race Relations Report, and captures their reflections on the institutional challenges and obstacles in implementing this monumental anti-racism policy at Queen’s University. / Thesis (Master, Education) -- Queen's University, 2011-01-23 23:51:55.526

la tesi si divide in tre parti. La prima parte ripercorre l'evoluzione storica della PAC. La seconda è un'analisi econometrica delle riforme McSharry e Fischler mentre la terza è un'analisi del processo di riforma attuale / Thesis is divided in three parts. The first one is an historical illustration of the CAP in its "price support" period. The second is an econometric analysis of the effectiveness of the McSharry and Fischler's reforms. The third is an anakys of the current reform process

<p>As the reinforcement learning community has shifted its focus from heuristic methods to methods that have performance guarantees, PAC-optimal exploration algorithms have received significant attention. Unfortunately, the majority of current PAC-optimal exploration algorithms are inapplicable in realistic scenarios: 1) They scale poorly to domains of realistic size. 2) They are only applicable to discrete state-action spaces. 3) They assume that experience comes from a single, continuous trajectory. 4) They assume that value function updates are instantaneous. The goal of this work is to bridge the gap between theory and practice, by introducing an efficient and customizable PAC optimal exploration algorithm, that is able to explore in multiple, continuous or discrete state MDPs simultaneously. Our algorithm does not assume that value function updates can be completed instantaneously, and maintains PAC guarantees in realtime environments. Not only do we extend the applicability of PAC optimal exploration algorithms to new, realistic settings, but even when instant value function updates are possible, our bounds present a significant improvement over previous single MDP exploration bounds, and a drastic improvement over previous concurrent PAC bounds. We also present Bellman error MDPs, a new analysis methodology for online and offline reinforcement learning algorithms, and TCE, a new, fine grained metric for the cost of exploration.</p> / Dissertation

Este trabalho apresenta um sistema de Síntese de Alto Nível — geração automática de uma descrição estrutural no nível RT a partir de uma descrição comportamental algorítmica [MCF 88] —, abordando as tarefas de compilação para representação interna, transformações comportamentais, escalonamento, alocação, mapeamento e gera.são do controle. Sua principal contribuição esta na fase de transformações comportamentais, através da qual é possível explorar globalmente o paralelismo existente na descried° do sistema digital e, de maneira sistemática, pesquisar o espaço de projeto, ou seja, as possíveis implementações para o sistema digital, identificando a que melhor satisfaz as restrições especificadas pelo projetista. A Linguagem de Descried° de Hardware (HDL) usada no sistema de síntese é VHDL que oferece recursos para se descrever comportamento e estrutura, e se especificar restrições de projeto, alem de ter sido adotada como padrão pela IEEE. Parte-se da descried° algorítmica em VHDL comportamental do sistema digital. Tal descrição é compilada para uma representação interna baseada em grafos: cada bloco básico — seqüência de operações sem desvio — e representado por um Grafo de Fluxo de Dados (GFD); a transferência de controle entre blocos básicos — desvios condicionais e incondicionais — é representada pelo Grafo de Fluxo de Controle (GFC); e as relações de hierarquia — entidade, arquitetura, processos, subprogramas — são representadas pelo Grafo de Entidade (GE). O sistema de transformações é tal que a escolha e a ordem da aplicação das transformações possíveis (agrupa blocos consecutivos, agrupa ramos de if, desenrola laços) sobre um GFC gera uma Arvore — a Arvore de Transformações — cujos nodos folha representam os GFD's iniciais e os nodos internos os GFD's obtidos pela transformação aplicada sobre os seus nodos filhos. Construída a Arvore de Transformações, realiza-se um caminhamento em pós-ordem, determinando-se a melhor implementação possível para cada nodo da Arvore de Transformações. Por melhor implementação entenda-se a que, no mínimo, satisfaça as restrições de tempo ou de recursos especificadas pelo projetista. Para cada implementação, obtida usando-se algoritmos de escalonamento, alocação e mapeamento existentes, calcula-se um custo em fungi° dos recursos — unidades funcionais, registradores, interconexões — e do tempo — passos de controle — necessários implementação. Feito isso, caminha-se em pré-ordem pela árvore de Transformações comparando-se o custo da implementação do nodo pai com os custos de implementação dos seus nodos filhos: se o custo dos nodos filhos a maior que o do nodo pai, este é selecionado e seus nodos filhos não são visitados; caso contrario, a transformações que o gerou é descartada e visita-se os nodos filhos. Os nodos selecionados fardo parte da implementação final. O modelo de hardware utilizado adota a divisão clássica de sistema digital em Parte Operativa e Parte de Controle, como apresentada em [DAV 83]. Na implementação do prot6tipo do sistema de síntese escolheu-se, para o escalonamento e a alocação, o algoritmo Force-directed que possui complexidade linear — 0(n2 ) no pior caso — e tem mostrado bons resultados em comparação com os demais existentes [PAU 89]. Para o mapeamento de registradores adotou-se o algoritmo do programa REAL [KUR 87] também de complexidade linear; o mapeamento de unidades funcionais e interconexões baseia-se em [PAN 87]. 0 controlador a obtido diretamente do GFC final: cada nodo representa um estado e as arestas representam as transições entre estados. 0 protótipo foi aplicado a vários exemplos, relatados na literatura, mostrando resultados comparáveis. Aplicando-se o protótipo sobre exemplos com fluxo de controle mais complexo, verifica-se a eficiência do sistema de transformações na exploração do espaço de projeto. / High Level Synthesis is the automatic generation of a structural description of a circuit at the RT level from a behavioral description at the algorithm level [MCF 88]. In this work, a High Level Synthesis System which deals with the tasks of compilation to internal representation, behavioral transformations, scheduling, allocation, mapping and control generation is presented. Its main contribution is the behavioral transformation process. It makes possible the exploration of the global parallelism in the behavioral description and, systematically, to search the design space in order to find the structure that best fits the resource and timing constraints specified by the designer. The Hardware Description Language (HDL) used in the synthesis system is VHDL, HDL standardized by IEEE, which offers facilities for the behavior description, structure description and for the specification of design constraints. The input to the synthesis system is a behavioral algorithmic VHDL description of the digital system under design. This description is translated to an internal representation based on graphs: each basic block (sequence of operations without branches) is represented by a Data Flow Graph (DFG); the transfer of control between basic blocks (conditional and inconditional branches) is represented by a Control Flow Graph (CFG); the hierarchy of description (entity, architectural body, processes, subprograms) is represented by the Entity Graph (EG). The set of behavioral transformations is such that the selection and sequence of applicable transformations (Merge Consecutive Blocks, Merge If Branches, Unroll Loops, etc.) to a CFG can be represented by a tree, called Transformations Tree. In the Transformations Tree, the leaf nodes represent the initial DFGs and the internal nodes represent the DFGs obtained by the transformations applied on its son nodes. After the Transformation Tree has been generated, a transversal post-order is used to determine the best possible implementation for each node of the Transformations Tree. The best possible implementation is the one that, at least, satisfy the timing and resources constraints specified by the designer. A cost is determined in terms of the timing (control steps) and resources (functional units, registers, interconections, etc.) required by each implementation, which is produced using traditional algorithms for scheduling and allocation. Once the implementation for each node is done, a transversal pre-order is used to compare the implementation cost of a node, with the implementation costs of its son nodes: if the cost of its son nodes is greater, the father node is selected and its son nodes are not visited; otherwise the transformation that produced the father node is discarded, and the son nodes are visited. The selected nodes will be in the final implementation. The hardware model used in the synthesis system adopts the classical division of the digital system in a Data-Path and a Controller, such as presented in [DAV 83]. In the implementation of the synthesis system prototype, the Force-Directed algorithm [PAU 89] was adopted for scheduling and allocation, which has linear complexity — in the worst case 0(n2 ) — and produces good results when compared with other algorithms [PAU 91]. The algorithm of the REAL program [KUR 87] was used for the mapping of registers, which also has linear complexity. The mapping of functional units and interconections uses the ideas from [PAN 87]. The controller is directly obtained from the final GFC: each node represents a state and the transitions between states are represented by the edges. The prototype of the synthesis system, which is implemented in C, on SUN workstations, was applied to various examples of the literature and has showed comparable results. When applied to examples with more complex control flow, the efficiency of the set of behavioral transformations in the design space exploration can be verified.

Esta Dissertação tem como objetivo analisar os grandes projetos de infraestrutura que têm participação do Brasil, executados no país e em outros países da América do Sul, para compreender sua relação com o desenvolvimento contemporâneo do país. A pesquisa busca conhecer o cenário na região através de informações sobre a Iniciativa de Integração de Infraestrutura Regional Sul-Americana (IIRSA), que é uma iniciativa dos doze países sul-americanos, lançada em 2000, com o objetivo de estabelecer uma agenda comum de projetos de integração no continente e que foi, posteriormente, renomeada como Conselho Sul-Americano de Infraestrutura e Planejamento (COSIPLAN) que mantém uma agenda de projetos em execução em todo o continente sul-americano. Ao tratar do contexto brasileiro, a pesquisa se voltou para os grandes projetos de infraestrutura no país, passando a estudar o Programa de Aceleração do Crescimento (PAC) em suas duas fases (PAC 1 e 2). O Programa, desde 2007, articula a atuação do Governo brasileiro, e é uma peça-chave na estratégia de crescimento econômico do país, contemplando um amplo conjunto de investimentos em infraestrutura. Tanto no âmbito da IIRSA/COSIPLAN, quanto do PAC, se fez necessário compreender o papel específico desempenhado pelo BNDES, a partir da constatação de que essa organização é chave para a viabilização dessa política governamental, sendo a principal instituição provedora de crédito de longo prazo no país, bem como grande agente financeiro das obras de infraestrutura no Brasil e na América Latina. Para analisar e compreender as informações pesquisadas, o recurso à teoria foi fundamental. Buscou-se suporte teórico na obra de Ruy Mauro Marini, especialmente na teoria do subimperialismo, elaborada no contexto dos anos 60 e 70 em sua crítica ao desenvolvimentismo. Revisando a teoria do subimperialismo em seu contexto original de formulação e identificando elementos que permitiram apontar a vigência da teoria no contexto atual, foi possível indicar sua atualidade e seu potencial explicativo para compreender a estratégia de crescimento econômico do Brasil e sua participação nos projetos de integração da infraestrutura regional. A pesquisa destaca o duplo sentido dos grandes projetos de infraestrutura na América do Sul visto que são funcionais às demandas logísticas e energéticas do país e, ao mesmo tempo, “produto exportação” brasileiro, ou seja, oportunidades de negócios para grandes empresas de matriz brasileira e motivo de endividamento dos vizinhos regionais. Conclui-se que o subimperialismo brasileiro, compreendido a partir da análise da materialidade dos grandes projetos de infraestrutura, com participação do Brasil, executados no país (articulados pelo PAC) e na América do Sul (pela estratégia de integração regional de infraestrutura no âmbito da IIRSA/COSIPLAN), ganha novo fôlego e se manifesta atualmente de forma revigorada. / The main goal of this work is to analyze the major infrastructure projects that have participation from Brazil, performed in the country and in other countries of South America, in order to understand its relation to the contemporary development of Brazil. The research aims to understand the scenario in the region by information about the Initiative for Integration of Regional Infrastructure in South America (IIRSA), which is an initiative of the twelve South American countries, launched in 2000, that established a common agenda of integration projects on the continent. IIRSA was renamed South American Council of Infrastructure and Planning (COSIPLAN) which maintains a schedule of projects throughout the South American continent. About the Brazilian context, the research turned to the major infrastructure projects inside the country and focused the study on the Growth Acceleration Program (PAC) in its two phases (PAC 1 and 2). Since 2007, the Program articulates the agency of the Brazilian Government, and is key in the economic growth strategy, covering a wide range of infrastructure investments. According the information about IIRSA/COSIPLAN and PAC became necessary to understand the specific role of BNDES. The Bank is a key organization to enable the government policy, the main institution provider of long-term credit in the country, as well the financial agent of infrastructure projects in Brazil and Latin America. To analyze and understand the information researched, the theory approuch has been fundamental. The theoretical work of Ruy Mauro Marini, especially in sub-imperialism theory, developed in the context of the 60 and 70 in his critique of developmentalism is the fundamental theoretical basis. Reviewing the theory of sub-imperialism in its original context of formulating and identifying elements that allowed the validity of the theory point in the current context, it was possible to indicate their current and potential explanatory to understand the strategy of Brazil's economic growth and its participation in integration projects of regional infrastructure. The research highlights the double meaning of large infrastructure projects in South America because they are functional considering the logistics and energy demands of the country and, at the same time, an important Brazilian "export product", in other words, business opportunities for Brazilian companies and reason of indebtedness of regional neighbors. The conclusions allow to say that the Brazilian sub-imperialism, considering the analysis of the materiality of large infrastructure projects, with participation from Brazil, implemented in the country (articulated by the PAC) and in South America (by the strategy of regional integration of infrastructure – IIRSA/COSIPLAN), gains new life and manifests itself today so invigorated.

Dissertação (mestrado)—Universidade de Brasília, Centro de Estudos Avançados Multidisciplinares, Programa de Pós-Graduação em Desenvolvimento, Sociedade e Cooperação Internacional, 2016. / Submitted by Raquel Almeida (raquel.df13@gmail.com) on 2017-07-19T11:50:17Z No. of bitstreams: 1 2016_CláudioAlexandredeArêaLeãoNavarro.pdf: 1624737 bytes, checksum: e60658fd94765b3a689b4cc022506b94 (MD5) / Approved for entry into archive by Raquel Viana (raquelviana@bce.unb.br) on 2017-07-28T18:53:28Z (GMT) No. of bitstreams: 1 2016_CláudioAlexandredeArêaLeãoNavarro.pdf: 1624737 bytes, checksum: e60658fd94765b3a689b4cc022506b94 (MD5) / Made available in DSpace on 2017-07-28T18:53:28Z (GMT). No. of bitstreams: 1 2016_CláudioAlexandredeArêaLeãoNavarro.pdf: 1624737 bytes, checksum: e60658fd94765b3a689b4cc022506b94 (MD5) Previous issue date: 2017-07-28 / O presente estudo buscou realizar uma análise dos principais instrumentos de ação pública criados, ou aperfeiçoados, no âmbito do Programa de Aceleração do Crescimento (PAC) no período 2007-2014 e que, de alguma forma, promoveram uma maneira singular de implementar políticas de infraestrutura no país. Para isso, buscou-se contextualizar brevemente o PAC no ambiente político brasileiro, realizando uma leitura do programa a partir de teorias de desenvolvimento aderentes à realidade e à abrangência de implementação do programa. Como alternativa metodológica, e após identificação dos principais instrumentos do Programa, sugeriu-se tipologia propícia de análise para um conjunto específico de instrumentos, devido à abrangência, de forma a facilitar uma leitura mais geral de suas funcionalidades. Outros instrumentos, porém, foram abordados em outro nível de detalhamento, por conta da relevância de seus sentidos, significados e de seus efeitos na implementação e na condução da política. Por fim, a partir dos instrumentos identificados e como conclusão do trabalho, realizou-se uma leitura crítica do programa, buscando referenciá-lo também, sob o ponto de vista mais macro, como um instrumento em si, tendo como base os objetivos declarados e o próprio contexto de desenvolvimento em debate. / This study aimed to carry out an analysis of the key public action instruments created or enhanced under the Growth Acceleration Program (PAC) in the period 2007-2014 and that, somehow, promoted a singular way of enabling infrastructure policies in the country. For this, we sought to contextualise briefly the PAC in the Brazilian political environment, performing a reading of the Program starting by development theories related to the reality and scope of the Program implementation. As alternative methodology and after identification of the main instruments of the Program, it was suggested favorable type of analysis for a specific set of instruments, due to the scope, in order to facilitate a more general reading of its features. Other instruments, however, were addressed at another level of detail, due to the relevance of their senses, meanings and its effects on the implementation and conduct of policy. Finally, from the identified instruments and as conclusion of the work, there was a critical reading of the program, seeking to reference it also, under the macro point of view, as an instrument itself, based on the stated objectives and the proper context of developing debate.

Este trabalho apresenta um sistema de Síntese de Alto Nível — geração automática de uma descrição estrutural no nível RT a partir de uma descrição comportamental algorítmica [MCF 88] —, abordando as tarefas de compilação para representação interna, transformações comportamentais, escalonamento, alocação, mapeamento e gera.são do controle. Sua principal contribuição esta na fase de transformações comportamentais, através da qual é possível explorar globalmente o paralelismo existente na descried° do sistema digital e, de maneira sistemática, pesquisar o espaço de projeto, ou seja, as possíveis implementações para o sistema digital, identificando a que melhor satisfaz as restrições especificadas pelo projetista. A Linguagem de Descried° de Hardware (HDL) usada no sistema de síntese é VHDL que oferece recursos para se descrever comportamento e estrutura, e se especificar restrições de projeto, alem de ter sido adotada como padrão pela IEEE. Parte-se da descried° algorítmica em VHDL comportamental do sistema digital. Tal descrição é compilada para uma representação interna baseada em grafos: cada bloco básico — seqüência de operações sem desvio — e representado por um Grafo de Fluxo de Dados (GFD); a transferência de controle entre blocos básicos — desvios condicionais e incondicionais — é representada pelo Grafo de Fluxo de Controle (GFC); e as relações de hierarquia — entidade, arquitetura, processos, subprogramas — são representadas pelo Grafo de Entidade (GE). O sistema de transformações é tal que a escolha e a ordem da aplicação das transformações possíveis (agrupa blocos consecutivos, agrupa ramos de if, desenrola laços) sobre um GFC gera uma Arvore — a Arvore de Transformações — cujos nodos folha representam os GFD's iniciais e os nodos internos os GFD's obtidos pela transformação aplicada sobre os seus nodos filhos. Construída a Arvore de Transformações, realiza-se um caminhamento em pós-ordem, determinando-se a melhor implementação possível para cada nodo da Arvore de Transformações. Por melhor implementação entenda-se a que, no mínimo, satisfaça as restrições de tempo ou de recursos especificadas pelo projetista. Para cada implementação, obtida usando-se algoritmos de escalonamento, alocação e mapeamento existentes, calcula-se um custo em fungi° dos recursos — unidades funcionais, registradores, interconexões — e do tempo — passos de controle — necessários implementação. Feito isso, caminha-se em pré-ordem pela árvore de Transformações comparando-se o custo da implementação do nodo pai com os custos de implementação dos seus nodos filhos: se o custo dos nodos filhos a maior que o do nodo pai, este é selecionado e seus nodos filhos não são visitados; caso contrario, a transformações que o gerou é descartada e visita-se os nodos filhos. Os nodos selecionados fardo parte da implementação final. O modelo de hardware utilizado adota a divisão clássica de sistema digital em Parte Operativa e Parte de Controle, como apresentada em [DAV 83]. Na implementação do prot6tipo do sistema de síntese escolheu-se, para o escalonamento e a alocação, o algoritmo Force-directed que possui complexidade linear — 0(n2 ) no pior caso — e tem mostrado bons resultados em comparação com os demais existentes [PAU 89]. Para o mapeamento de registradores adotou-se o algoritmo do programa REAL [KUR 87] também de complexidade linear; o mapeamento de unidades funcionais e interconexões baseia-se em [PAN 87]. 0 controlador a obtido diretamente do GFC final: cada nodo representa um estado e as arestas representam as transições entre estados. 0 protótipo foi aplicado a vários exemplos, relatados na literatura, mostrando resultados comparáveis. Aplicando-se o protótipo sobre exemplos com fluxo de controle mais complexo, verifica-se a eficiência do sistema de transformações na exploração do espaço de projeto. / High Level Synthesis is the automatic generation of a structural description of a circuit at the RT level from a behavioral description at the algorithm level [MCF 88]. In this work, a High Level Synthesis System which deals with the tasks of compilation to internal representation, behavioral transformations, scheduling, allocation, mapping and control generation is presented. Its main contribution is the behavioral transformation process. It makes possible the exploration of the global parallelism in the behavioral description and, systematically, to search the design space in order to find the structure that best fits the resource and timing constraints specified by the designer. The Hardware Description Language (HDL) used in the synthesis system is VHDL, HDL standardized by IEEE, which offers facilities for the behavior description, structure description and for the specification of design constraints. The input to the synthesis system is a behavioral algorithmic VHDL description of the digital system under design. This description is translated to an internal representation based on graphs: each basic block (sequence of operations without branches) is represented by a Data Flow Graph (DFG); the transfer of control between basic blocks (conditional and inconditional branches) is represented by a Control Flow Graph (CFG); the hierarchy of description (entity, architectural body, processes, subprograms) is represented by the Entity Graph (EG). The set of behavioral transformations is such that the selection and sequence of applicable transformations (Merge Consecutive Blocks, Merge If Branches, Unroll Loops, etc.) to a CFG can be represented by a tree, called Transformations Tree. In the Transformations Tree, the leaf nodes represent the initial DFGs and the internal nodes represent the DFGs obtained by the transformations applied on its son nodes. After the Transformation Tree has been generated, a transversal post-order is used to determine the best possible implementation for each node of the Transformations Tree. The best possible implementation is the one that, at least, satisfy the timing and resources constraints specified by the designer. A cost is determined in terms of the timing (control steps) and resources (functional units, registers, interconections, etc.) required by each implementation, which is produced using traditional algorithms for scheduling and allocation. Once the implementation for each node is done, a transversal pre-order is used to compare the implementation cost of a node, with the implementation costs of its son nodes: if the cost of its son nodes is greater, the father node is selected and its son nodes are not visited; otherwise the transformation that produced the father node is discarded, and the son nodes are visited. The selected nodes will be in the final implementation. The hardware model used in the synthesis system adopts the classical division of the digital system in a Data-Path and a Controller, such as presented in [DAV 83]. In the implementation of the synthesis system prototype, the Force-Directed algorithm [PAU 89] was adopted for scheduling and allocation, which has linear complexity — in the worst case 0(n2 ) — and produces good results when compared with other algorithms [PAU 91]. The algorithm of the REAL program [KUR 87] was used for the mapping of registers, which also has linear complexity. The mapping of functional units and interconections uses the ideas from [PAN 87]. The controller is directly obtained from the final GFC: each node represents a state and the transitions between states are represented by the edges. The prototype of the synthesis system, which is implemented in C, on SUN workstations, was applied to various examples of the literature and has showed comparable results. When applied to examples with more complex control flow, the efficiency of the set of behavioral transformations in the design space exploration can be verified.

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