As the embedded devices has become more and more generalized and as their product cycles keeps shrinking the field has opened up for the Application Specific Instruction set Processor. A mix between the classic generalized microcontroller and the specialized ASIC the ASIP keeps a set of general processing instructions for executing embedded software but combines that with a set of heavily specialized instructions for speeding up the data intense application core algorithms. One important aspect of the ASIP design flow research is cutting design time and cost. One way of that is automation of the instruction set design. In order to do so a process is needed where the algorithm to be ASIPed is analyzed and critical operations are found and exposed so that they can be implemented in special hardware. This process is called profiling. This thesis describes an implementation of a fine grained source code profiler for use in an ASIP design flow. The profiler software is based on a static-dynamic workflow where data is assembled from both static analysis and dynamic execution of the program and then analyzed together in an specially made analysis software.

Les codes polaires constituent une classe de codes correcteurs d’erreurs inventés récemment qui suscite l’intérêt des chercheurs et des industriels, comme en atteste leur sélection pour le codage des canaux de contrôle dans la prochaine génération de téléphonie mobile (5G). Un des enjeux des futurs réseaux mobiles est la virtualisation des traitements numériques du signal, et en particulier les algorithmes de codage et de décodage. Afin d’améliorer la flexibilité du réseau, ces algorithmes doivent être décrits de manière logicielle et être déployés sur des architectures programmables. Une telle infrastructure de réseau permet de mieux répartir l’effort de calcul sur l’ensemble des noeuds et d’améliorer la coopération entre cellules. Ces techniques ont pour but de réduire la consommation d’énergie, d’augmenter le débit et de diminuer la latence des communications. Les travaux présentés dans ce manuscrit portent sur l’implémentation logicielle des algorithmes de décodage de codes polaires et la conception d’architectures programmables spécialisées pour leur exécution.Une des caractéristiques principales d’une chaîne de communication mobile est l’instabilité du canal de communication. Afin de remédier à cette instabilité, des techniques de modulations et de codages adaptatifs sont utilisées dans les normes de communication.Ces techniques impliquent que les décodeurs supportent une vaste gamme de codes : ils doivent être génériques. La première contribution de ces travaux est l’implémentation logicielle de décodeurs génériques des algorithmes de décodage "à Liste" sur des processeurs à usage général. En plus d’être génériques, les décodeurs proposés sont également flexibles.Ils permettent en effet des compromis entre pouvoir de correction, débit et latence de décodage par la paramétrisation fine des algorithmes. En outre, les débits des décodeurs proposés atteignent les performances de l’état de l’art et, dans certains cas, les dépassent.La deuxième contribution de ces travaux est la proposition d’une nouvelle architecture programmable performante spécialisée dans le décodage de codes polaires. Elle fait partie de la famille des processeurs à jeu d’instructions dédiés à l’application. Un processeur de type RISC à faible consommation en constitue la base. Cette base est ensuite configurée,son jeu d’instructions est étendu et des unités matérielles dédiées lui sont ajoutées. Les simulations montrent que cette architecture atteint des débits et des latences proches des implémentations logicielles de l’état de l’art sur des processeurs à usage général. La consommation énergétique est réduite d’un ordre de grandeur. En effet, lorsque l’on considère le décodage par annulation successive d’un code polaire (1024,512), l’énergie nécessaire par bit décodé est de l’ordre de 10 nJ sur des processeurs à usage général contre 1 nJ sur les processeurs proposés.La troisième contribution de ces travaux est également une architecture de processeur à jeu d’instructions dédié à l’application. Elle se différencie de la précédente par l’utilisation d’une méthodologie de conception alternative. Au lieu d’être basée sur une architecture de type RISC, l’architecture du processeur proposé fait partie de la classe des architectures déclenchées par le transport. Elle est caractérisée par une plus grande modularité qui permet d’améliorer très significativement l’efficacité du processeur. Les débits mesurés sont alors supérieurs à ceux obtenus sur les processeurs à usage général. La consommation énergétique est réduite à environ 0.1 nJ par bit décodé pour un code polaire (1024,512) avec l’algorithme de décodage par annulation successive. Cela correspond à une réduction de deux ordres de grandeur en comparaison de la consommation mesurée sur des processeurs à usage général. / Polar codes are a recently invented class of error-correcting codes that are of interest to both researchers and industry, as evidenced by their selection for the coding of control channels in the next generation of cellular mobile communications (5G). One of the challenges of future mobile networks is the virtualization of digital signal processing, including channel encoding and decoding algorithms. In order to improve network flexibility, these algorithms must be written in software and deployed on programmable architectures.Such a network infrastructure allow dynamic balancing of the computational effort across the network, as well as inter-cell cooperation. These techniques are designed to reduce energy consumption, increase through put and reduce communication latency. The work presented in this manuscript focuses on the software implementation of polar codes decoding algorithms and the design of programmable architectures specialized in their execution.One of the main characteristics of a mobile communication chain is that the state of communication channel changes over time. In order to address issue, adaptive modulationand coding techniques are used in communication standards. These techniques require the decoders to support a wide range of codes : they must be generic. The first contribution of this work is the software implementation of generic decoders for "List" polar decoding algorithms on general purpose processors. In addition to their genericity, the proposed decoders are also flexible. Trade-offs between correction power, throughput and decodinglatency are enabled by fine-tuning the algorithms. In addition, the throughputs of the proposed decoders achieve state-of-the-art performance and, in some cases, exceed it.The second contribution of this work is the proposal of a new high-performance programmable architecture specialized in polar code decoding. It is part of the family of Application Specific Instruction-set Processors (ASIP). The base architecture is a RISC processor. This base architecture is then configured, its instruction set is extended and dedicated hardware units are added. Simulations show that this architecture achieves through puts and latencies close to state-of-the-art software implementations on generalpurpose processors. Energy consumption is reduced by an order of magnitude. The energy required per decoded bit is about 10 nJ on general purpose processors compared to 1nJ on proposed processors when considering the Successive Cancellation (SC) decoding algorithm of a polar code (1024,512).The third contribution of this work is also the design of an ASIP architecture. It differs from the previous one by the use of an alternative design methodology. Instead of being based on a RISC architecture, the proposed processor architecture is part of the classof Transport Triggered Architectures (TTA). It is characterized by a greater modularity that allows to significantly improve the efficiency of the processor. The measured flowrates are then higher than those obtained on general purpose processors. The energy consumption is reduced to about 0.1 nJ per decoded bit for a polar code (1024,512) with the SC decoding algorithm. This corresponds to a reduction of two orders of magnitude compared to the consumption measured on general purpose processors.

Bildsensoren mit integrierter Signalverarbeitung - sog. "Vision Chips" - ermöglichen die Ausführung ansonsten rechenintensiver Verarbeitungsschritte während oder unmittelbar nach der Bildaufnahme. Gegenüber konventionellen CMOS-Bildsensoren, die sich vor allem durch eine gute Bildqualität auszeichnen, werden die auszugebenden Daten bereits auf dem Chip auf relevante Informationen beschränkt und lediglich extrahierte Merkmale anstelle vollständiger Bilder ausgegeben. Vision Chips ermöglichen somit eine sehr hohe Bildwiederholrate bei gleichzeitig deutlich niedrigeren Anforderungen bzgl. der Übertragungsbandbreite und sind insbesondere für die Beobachtung sehr schneller Prozesse attraktiv. Obwohl das Konzept der gemeinsamen Betrachtung von Bildaufnahme und -verarbeitung bereits in den Anfangsjahren der Halbleiter-Bildsensoren aufgegriffen wurde, können die meisten beschriebenen Sensoren als Machbarkeitsnachweise für bestimmte Pixelzellen- bzw. Bildverarbeitungstechnologien betrachtet werden. So finden sich, bis auf den in der optischen Maus eingesetzten Sensor zur Bestimmung der Verschiebung relativ zum Untergrund, nur für sehr wenige Sensoren Hinweise auf einen kommerziellen Einsatz. Neben einer geringen optischen Auflösung und einer eingeschränkten Empfindlichkeit können der Verzicht auf integrierte Steuerwerke und die erhebliche Komplexität bzgl. der Programmierung als wesentliche Hindernisse für einen breiten Einsatz genannt werden. Im Rahmen dieser Arbeit werden wesentliche Beiträge zu der zum Einsatz von Vision Chips in realen Aufgabenstellungen erforderlichen Infrastruktur geliefert. So wird zur Ansteuerung der einzelnen Funktionseinheiten (Functional Unit, FU) zunächst das Konzept eines integrierten, Multi-ASIP (Application Specific Instruction-set Processor) basierten Steuerwerks erarbeitet, das durch die Bereitstellung mehrerer Kontrollflüsse die Ansteuerung paralleler FU ermöglicht. Die praktische Umsetzung des Konzepts in Hardware erfolgt als Bestandteil eines Vision-System-on-Chip (VSoC). Dieses verfügt gegenüber dem Stand der Technik über eine höhere Auflösung sowie eine größere Empfindlichkeit und bildet die Grundlage der weiteren Betrachtungen. Eine umfangreiche Simulationsumgebung ermöglicht Untersuchungen implementierter Algorithmen sowohl hinsichtlich zeitabhängiger Effekte als auch bzgl. der Auswirkung einzelner, in Bildaufnahme- und Verarbeitung gezielt eingebrachter Fehler und Nicht-Idealitäten. Die zum Betrieb des VSoC erforderliche Entwicklungs- und Kameraplattform ist sowohl für den Einsatz unter realen Bedingungen als auch zur Entwicklung von Bildverarbeitungsaufgaben geeignet und ermöglicht dabei die transparente Nutzung der Simulationsumgebung komplementär zur eigentlichen Hardware. Zur Erschließung der vom VSoC bereitgestellten Funktionalität für tatsächliche Aufgabenstellungen erfolgt die ganzheitliche Betrachtung einer Bildverarbeitungsaufgabe bestehend aus VSoC-basierter Vor- und konventioneller Nachverarbeitung in Form sog. "Vision Tasks". Zur Vereinfachung der Implementierung werden parametrierbare Skeletons bereitgestellt, in denen generelle Abläufe zur Bildaufnahme und -verarbeitung hinterlegt werden. Basierend auf den entwickelten Konzepten werden schließlich mehrere Anwendungsbeispiele umgesetzt.

Bildsensoren mit integrierter Signalverarbeitung - sog. "Vision Chips" - ermöglichen die Ausführung ansonsten rechenintensiver Verarbeitungsschritte während oder unmittelbar nach der Bildaufnahme. Gegenüber konventionellen CMOS-Bildsensoren, die sich vor allem durch eine gute Bildqualität auszeichnen, werden die auszugebenden Daten bereits auf dem Chip auf relevante Informationen beschränkt und lediglich extrahierte Merkmale anstelle vollständiger Bilder ausgegeben. Vision Chips ermöglichen somit eine sehr hohe Bildwiederholrate bei gleichzeitig deutlich niedrigeren Anforderungen bzgl. der Übertragungsbandbreite und sind insbesondere für die Beobachtung sehr schneller Prozesse attraktiv. Obwohl das Konzept der gemeinsamen Betrachtung von Bildaufnahme und -verarbeitung bereits in den Anfangsjahren der Halbleiter-Bildsensoren aufgegriffen wurde, können die meisten beschriebenen Sensoren als Machbarkeitsnachweise für bestimmte Pixelzellen- bzw. Bildverarbeitungstechnologien betrachtet werden. So finden sich, bis auf den in der optischen Maus eingesetzten Sensor zur Bestimmung der Verschiebung relativ zum Untergrund, nur für sehr wenige Sensoren Hinweise auf einen kommerziellen Einsatz. Neben einer geringen optischen Auflösung und einer eingeschränkten Empfindlichkeit können der Verzicht auf integrierte Steuerwerke und die erhebliche Komplexität bzgl. der Programmierung als wesentliche Hindernisse für einen breiten Einsatz genannt werden. Im Rahmen dieser Arbeit werden wesentliche Beiträge zu der zum Einsatz von Vision Chips in realen Aufgabenstellungen erforderlichen Infrastruktur geliefert. So wird zur Ansteuerung der einzelnen Funktionseinheiten (Functional Unit, FU) zunächst das Konzept eines integrierten, Multi-ASIP (Application Specific Instruction-set Processor) basierten Steuerwerks erarbeitet, das durch die Bereitstellung mehrerer Kontrollflüsse die Ansteuerung paralleler FU ermöglicht. Die praktische Umsetzung des Konzepts in Hardware erfolgt als Bestandteil eines Vision-System-on-Chip (VSoC). Dieses verfügt gegenüber dem Stand der Technik über eine höhere Auflösung sowie eine größere Empfindlichkeit und bildet die Grundlage der weiteren Betrachtungen. Eine umfangreiche Simulationsumgebung ermöglicht Untersuchungen implementierter Algorithmen sowohl hinsichtlich zeitabhängiger Effekte als auch bzgl. der Auswirkung einzelner, in Bildaufnahme- und Verarbeitung gezielt eingebrachter Fehler und Nicht-Idealitäten. Die zum Betrieb des VSoC erforderliche Entwicklungs- und Kameraplattform ist sowohl für den Einsatz unter realen Bedingungen als auch zur Entwicklung von Bildverarbeitungsaufgaben geeignet und ermöglicht dabei die transparente Nutzung der Simulationsumgebung komplementär zur eigentlichen Hardware. Zur Erschließung der vom VSoC bereitgestellten Funktionalität für tatsächliche Aufgabenstellungen erfolgt die ganzheitliche Betrachtung einer Bildverarbeitungsaufgabe bestehend aus VSoC-basierter Vor- und konventioneller Nachverarbeitung in Form sog. "Vision Tasks". Zur Vereinfachung der Implementierung werden parametrierbare Skeletons bereitgestellt, in denen generelle Abläufe zur Bildaufnahme und -verarbeitung hinterlegt werden. Basierend auf den entwickelten Konzepten werden schließlich mehrere Anwendungsbeispiele umgesetzt.

La Llama es el Camélido doméstico más abundante de Argentina. La cría de Llamas constituye una actividad económica de gran importancia debido a que es una especie poliproductora de carne, fibra, cuero y transporte. Actualmente existe interés creciente por mejorar el rendimiento y calidad de estos productos. El estudio de genes candidatos permite vincular las variaciones de un carácter y la manera en que éste se manifiesta en el fenotipo del individuo. En ese contexto la hormona de crecimiento (GH), producto del gen GH1 y secretada por la glándula pituitaria, estimula el crecimiento de huesos y músculos. Por otra parte, es bien conocido el interés que existe en la producción de fibras por determinados colores con mayor valor comercial. La determinación del color de capa en mamíferos se debe a la interacción de los genes MC1R (receptor 1 de melanocortina) y ASIP (péptido de señalización Agouti). Ambos controlan el tipo y localización de pigmento eumelánico (negro-marrón oscuro o sepia) o feomelánico (rojoamarillento) producido. Esta Tesis tuvo por objetivo caracterizar y analizar la diversidad genética del gen GH1 y realizar la caracterización molecular de las variantes alélicas de MC1R y ASIP en Llamas con distintos fenotipos de colores de capas. Mediante PCR se amplificaron y luego secuenciaron los tres genes. El gen GH1 mostró un alto nivel de variabilidad encontrándose 15 SNPs, mayormente situados en región no codificante. Sin embargo se identificaron dos polimorfismos en el promotor y uno en la región 5´no traducible. Dado que los polimorfismos localizados en el promotor podrían afectar los niveles de expresión del gen, se concluye que los mismos pueden ser útiles en futuros estudios de asociación. Con respecto al gen MC1R se identificaron 13 SNPs en región codificante, 10 de los cuales fueron no sinónimos. La combinación de 3 de estos polimorfismos permitieron diferenciar Llamas con capas pigmentadas (A259/A376/T383) de las blancas no albinas (BNA) que carecían de pigmento (G259/G376/C383). En ASIP el hallazgo más importante fue una deleción de 57pb en el Exón 4 con posible pérdida de función. De esta manera, el alelo delecionado en homocigosis se observó en Llamas eumelánicas y el alelo sin delecionar en estado homocigota o heterocigota, se vió en Llamas feomelánicas. La identificación de los alelos de los genes MC1R y ASIP permitió proponer un mecanismo por el cual se genera la pigmentación feomelánica y eumelánica (TO) en las Llamas.

The grey squirrel (Sciurus carolinensis) has wildtype and melanic (dark) colour morphs. Melanism is associated with variations in the melanocortin-1 receptor (MC1R) gene in a number of species. The MC1R protein is a G-protein coupled receptor, predominantly expressed in melanocytes, where it is a key regulator of pigment production. To investigate the genetic and molecular basis of melanism, the MC1R genes of the wildtype and melanic grey squirrel were sequenced. The wildtype (MC1R-wt) and melanic (MC1RΔ24) variants of the MC1R were then functionally characterised in a cell-based assay. The MC1R gene of the grey squirrel was found to have a 24 base pair (bp) deletion associated with melanism. The MC1R is typically activated by its agonist, the alpha-melanocyte stimulating hormone (α-MSH), which stimulates dark pigment production by raising intracellular cAMP levels. Conversely, the MC1R is inactivated by its inverse agonist, the agouti signalling protein (ASIP), which stops dark pigment production by lowering intracellular cAMP levels. To investigate the effects that the 24 bp deletion have on receptor function, MC1R-wt and MC1RΔ24 genes were transfected into HEK293 cells. Cells expressing either MC1R-wt or MC1RΔ24 were stimulated with α-MSH or ASIP and intracellular cAMP levels were measured. Unstimulated MC1RΔ24 cells showed higher basal activity than the MC1R-wt cells. Both MC1R-wt and MC1RΔ24 cells responded to α-MSH with a concentration-dependent increase in intracellular cAMP. However, while the MC1Rwt cells responded to ASIP with a concentration-dependent decrease in intracellular cAMP, MC1RΔ24 cells responded with an increase in cAMP. Melanism in the grey squirrel is associated with a 24 bp deletion in the MC1R. Cells expressing MC1RΔ24 have higher basal levels of cAMP than MC1R-wt cells. ASIP acts as an inverse agonist to the MC1R-wt but as an agonist to the MC1RΔ24. As MC1RΔ24 cells have higher levels of cAMP, and higher levels of cAMP lead to dark pigment production, the 24 bp deletion is the likely molecular cause of melanism in the grey squirrel.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

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Os sistemas embarcados são compostos por processadores de uso geral ou especıfico, os quais são desenvolvidos para cada sistema, apresentando restrições quanto ao custo de área, consumo de energia e tempo de processamento. Essas restrições dependem da aplicação e das funcionalidades. Dentre vários tipos de metodologias de projeto que buscam atender´ as necessidade de desenvolvimento de processadores para esses equipamentos, destaca-se a metodologia de desenvolvimento ASIP, do inglêsˆ Application Specific Integrated Processor. Os ASIPs são desenvolvidos de forma otimizada para cada aplicação, com um conjunto de instruções, tipos de memoria, quantidade e formas de acesso customizados. No entanto, a otimização do hardware implica em muito esforço para o desenvolvimento do processador. Nesse sentido, e necessário uma plataforma de desenvolvimento automático de ASIPs que analise o programa, as restrições da aplicação, e também forneça suporte a simulação e compilação. Este trabalho tem como objetivo principal elaborar uma ferramenta para o desenvolvimento automático de processadores de aplicação especıfica chamada ASIPAMPIUM, buscando tornar o desenvolvimento de um ASIP fácil e rápido com uma boa relação entre custo de área, consumo de potencia e velocidade de processamento. Para isso, foi proposta uma arquitetura de um processador reconfigurável, chamado PAMPIUM, que e definida como uma arquitetura RISC com 80 instruções, utilizando operações apenas com registradores. Esta arquitetura e utilizada como base para o ASIP, pois ela possui a flexibilidade necessária para se adaptar as características das mais diversas aplicações. A utilização de uma arquitetura base permite que o usuário possa desenvolver ASIPs para as mais variadas aplicações utilizando uma mesma plataforma de desenvolvimento. O processador gerado pelo ASIPAMPIUM e disponível em linguagem de descrição hardware, de forma que possa ser sintetizado para a fabricação de circuitos integrados ou para gravação em FPGA. Para o desenvolvimento do ASIP são utilizadas três versões base do PAMPIUM: monociclo, pipeline e superescalar. Desta forma o processador gerado leva em consideração as principais estatísticas do compilador e do simulador. Para validação a ferramenta ASIPAMPIUM foi utilizada no desenvolvimento de uma FFT e comparadas suas características com outros trabalhos, mostrando uma boa equivalência nos resultados. Também foi desenvolvido um sistema de controle de uma rede de antenas retrodiretivas. Este sistema foi testado e validado em FPGA. Além disso, foi elaborada uma versão do PAMPIUM em silício, denominada PAMPIUM IC, a qual foi prototipada em tecnologia 0 ,18µm da TSMC, testada e validada eletricamente. Estas aplicações demonstram o correto funcionamento da metodologia proposta, gerando hardware de alto desempenho com um curto tempo de desenvolvimento. / In the last years there has been an exponential increase in the development of embedded systems, which are used in the most diverse equipment such as home appliances and portable electronics. Embedded systems are made up of processors of specific or general purpose. Specific processors are developed for each system, with restrictions on area, energy consumption and processing time. These restrictions are depend on the application and the features. Among several types of design methodologies for the development of processors for these equipments, stands out the development methodology for Application Specific Integrated Processors (ASIPs). ASIPs are optimally developed for each application, with a set of instructions, types of memory, quantity and custom access forms. However, the optimization of the hardware implies a lot of effort for the development of the processor. It is also necessary to develop a set of tools, such as compilers and simulators for ASIP. In that sense an automatic ASIP development platform is needed that analyzes the program, the application restrictions, and also provides support for simulation and compilation. This work has as main objective to elaborate a tool for the automatic development of specific application processors called ASIPAMPIUM. This tool seeks to make the development of an ASIP easy and fast, with a good relation between area, power consumption and processing speed. For this, a reconfigurable processor architecture, called PAMPIUM, was proposed, which is defined as a RISC architecture with 80 instructions, using register operations only. This architecture is used as the basis for ASIP, since it has the necessary flexibility to adapt to the characteristics of the most diverse applications. The use of a base architecture allows the user to develop ASIPs for the most varied applications using the same development platform. The processor generated by ASIPAMPIUM is available in hardware description language, so that it can be synthesized for the manufacture of integrated circuits or for FPGA implementation. Three basic versions of PAMPIUM are used: monocycle, pipeline and superscalar. In this way the generated processor takes into account the main compiler and simulator statistics. For validation, the ASIPAMPIUM tool was used in the development of an FFT and compared its characteristics with other works, showing a good equivalence in the results. Also has been developed control system for a retrodirective antennas array. This system has been tested and validated in FPGA. In addition, a version of PAMPIUM in silicon, called PAMPIUM IC, was developed, which was prototyped in TSMC 0 ,18µ technology, tested and validated electrically. These applications demonstrate the correct functioning of the proposed methodology, generating high performance hardware with a short development time.

This thesis addresses two ubiquitous trends in the embedded system world - the increasing importance of design turnaround time as a design metric, and the move towards closing the design productivity gap. Adopting the right choice of design approach has been recognised as an integral part of the design flow in order to meet desired characteristics such as increasing software content, satisfying the growing complexities of an application, reusing off-the-shelf components, and exploring design metrics tradeoff, which closes the design productivity gap. The importance of design turnaround time is motivated by the intensive competition between manufacturers, especially makers of mainstream electronic consumer products, who shrinks the product life cycle and requires faster time-to-market to maximise economic benefits. This thesis presents a suite of design automation methodologies to automatically design embedded systems for an application in the state-of-the-art design approach - the extensible processor platform. These design automation methodologies systematise the extensible processor platform???s design flow, with particular emphasis on solving four challenging design problems: i) code segment identification; ii) instruction generation; iii) architectural customisation selection; and iv) processor evaluation. Our suite of design automation methodologies includes: i) a semi-automatic design system - to design an extensible processor that maximises the application performance while satisfying the area constraint. By specifying a fitting function to identify suitable code segments within an application, a two-level hierarchy selection algorithm is used to first select a predefined processor and then select the right instruction, and a performance estimator is used to estimate an application's performance; ii) a tool to match instructions - to automatically match the pre-designed instructions with computationally intensive code segments, reducing verification time and effort; iii) an instructions estimation model - to estimate the area overhead, latency, power consumption of extensible instructions, exploring larger design space; and iv) an instructions generation tool - to generate new extensible instructions that maximises the speedup while minimising power dissipation. A number of techniques such as system decomposition, combinational equivalence checking and regression analysis etc., have been heavily relied upon in the creation of the final design system. This thesis shows results at every stage to demonstrate the efficacy of our design methodologies in the creation of extensible processors. The methodologies and results presented in this thesis demonstrate that automating the design process for an extensible processor platform results in significant performance increase - on average, an increase of 4.74x (up to 15.71x) compared to the original base processor. Our system achieves significant design turnaround time savings (2.5% of the full simulation time for the entire design space) with majority Pareto points obtained (91% on average), and can lead to fewer and faster design iterations. Our instruction matching tool is 7.3x faster on average compared to the best known approaches to the problem (partial simulations). Our estimation model has a mean absolute error as small as 3.4% (6.7% max.) for area overhead, 5.9% (9.4% max.) for latency, and 4.2% (7.2% max.) for power consumption, compared to estimation through the time consuming synthesis and simulation steps using commercial tools. Finally, the instruction generation tool reduces energy consumption by a further 5.8% on average (up to 17.7%) compared to extensible instructions generated by previous approaches.

<p>System-on-Chip is increasingly built using ASIP(Application  Specific Instruction set Processor) due to the flexibility and efficiency obtained from ASIPs. NoGAP (Novel Generator of Accelerator and Processor framework) is an innovative approach for  ASIP design, which provides the advantage of both ADL (Architecture  Description Language) and HDL (Hardware Description Language) to the  designer.</p><p>For the processors designed using NoGAP, software tools need to be automatically generated, to aid the  designer in programming and verifying the processor. As part of the master thesis work, we have developed two generators namely Assembler generator and Cycle-Accurate Simulator generator for NoGAP using C++. The Assembler generator automatically generates an assembler, which is used to convert the assembly code written by a programmer into relocatable binary code. The Cycle-Accurate Simulator generator automatically generates a cycle-accurate simulator to model the behavior of the designed processor. Both these generators are static, and can be used to generate the tools for any processor created using NoGAP.</p><p>In this report, we have detailed the concepts behind the generators,and the implementation details of the generators. We have listed the results obtained from running assembler and cycle-accurate simulator on a test processor created using NoGAP.</p> / NoGAP