Dans le développement des technologies microélectroniques, l’analyse de défaillance permet par l’étude des mécanismes de défaillance potentiels de définir des solutions correctives. La mise en œuvre des techniques de localisation et d’observation des défauts requiert une méthodologie, dont l’étape clé est la préparation d’échantillons. Celle-ci doit continuellement évoluer pour s’adapter aux innovations technologiques qui introduisent de nouveaux matériaux, et augmentent la complexité des composants assemblés. Cette thèse s’est intéressée à la méthodologie de préparation d’échantillons pour l’analyse de défaillance de deux familles de produits : les produits discrets et IPAD, et les micro-batteries. Pour les produits discrets et IPAD, une optimisation de la méthodologie existante a été réalisée en intégrant de nouvelles approches, développées pour résoudre des cas jusqu’alors en échec. Pour les micro-batteries, les matériaux utilisés et leur architecture ont nécessité une remise en question complète de la méthodologie de préparation d’échantillon. / In the development of microelectronic technologies, the failure analysis makes it possible to define corrective actions thanks to the understanding of the failure mechanism. In order to define the most adequate localization and observation techniques to use, a failure analysis flow is required. The sample preparation is a key step of this flow. This flow must continuously evolve to take into account the technological innovations that introduce new materials, and increase the complexity of assembled components. This work concerned the sample preparation flow for the failure analysis of two product families : the discrete products and IPAD, and the micro-batteries. Concerning the discrete products and the IPAD, an optimization of the current flow was performed with the integration of new approaches developed to solve failed cases. For the micro-batteries, the used materials and their architecture required an entire reappraisal of the sample preparation flow.

Afin de répondre à l’exigence croissante de densité de puissance aux hautes fréquences, les chercheurs se sont intéressés aux matériaux à large bande interdite tels que le nitrure de gallium GaN. Les HEMTs (transistors à haute mobilité électronique) AlGaN/GaN ne sont pas stabilisées et donc l’analyse de défaillance de ces composants est difficile (défauts multiples).Les mécanismes de défaillance des HEMTs GaAs sont difficilement transposables sur les HEMTs GaN et nécessitent donc une étude approfondie. De plus que les données actuelles sur les effets de pièges ne permettent pas d’expliquer facilement des effet parasites comme l’effet de coude. Ce qui nécessité de développer de nouvelles procédures d’analyse de défaillance adaptées aux composant GaN. Les dégradations induites par les électrons chauds sont difficilement détectables par la technique d ‘émission de lumière standard ce qui a nécessité le développement de la microscopie à émission de lumière dans le domaine de l’UV. L’objectif principal de ce travail est la mise au point d'une méthodologie d'analyse de défaillance pour les filières GaN et l’optimisation des techniques electro-optiques non destructives de localisation de défauts. En vue de l’amélioration des procédés technologiques, et de la fiabilité des HEMT GaN. / There are several economic and technological stakes, which require the development of suitable techniques for failure analysis on microwave devices, the HEMT (High Electron Mobility Transistor) AlGaN/GaN play a key role for power and RF low noise applications.The technologies are not completely stabilized and the failure analysis is difficult. Which need the development of a non destructive investigation techniques such as electroluminescence technics. To improve the GaN HEMT performance and reliability, understanding the failure mechanisms is critical. The standard emission light is not sufficient for hot-elctron detection in GaN material. And the development of UV light emission become necessary in the AlGaN/GaN HEMT.

La croissance rapide dans le domaine des semi-conducteurs fait que les circuits digitaux deviennent de plus en plus complexes. La capacité à identifier la cause réelle d'une défaillance dans un circuit digital est donc critique. Le diagnostic logique est une procédure qui permet de localiser une erreur observée dans un circuit fautif, l'analyse de défaillance peut être ensuite appliquée pour déterminer la cause réelle de cette erreur. Un diagnostic efficace et précis est donc fondamental pour améliorer les résultats de l'analyse de défaillance et augmenter éventuellement le rendement de production."Effet à Cause" et "Cause à Effet" sont deux approches classiques pour le diagnostic logique. Ce diagnostic fournit une liste de suspects au niveau porte logique. Cependant, cette approche n'est pas précise dans le cas où le défaut est localisé à l'intérieur de la cellule logique.Dans cette thèse, nous proposons une nouvelle méthode de diagnostic intra-cell basé sur l'approche "Effet à Cause" pour améliorer la précision de la localisation de défaut au niveau transistor. L'approche proposée utilise l'algorithme CPT (Traçage de chemins critiques) appliqué au niveau transistor. Pour chaque cellule suspecte, nous appliquons un CPT avec les vecteurs de test fautifs. Le résultat obtenu est une liste de suspects préliminaires. Chaque suspect peut être un noeud (G, S, D) de transistor. Par la suite, nous appliquons un CPT avec les vecteurs de test non-fautifs pour minimiser la liste de suspects. La méthode proposée donne la localisation précise du défaut pour une erreur observée. Par ailleurs, la méthode est indépendante du modèle de faute invoqué. / The rapid growth in semiconductor field results in an increasing complexity of digital circuits. The ability to identify the root cause of a failing digital circuit is becoming critical for defect localization. Logic diagnosis is the process of isolating the source of observed errors in a defective circuit, so that a physical failure analysis can be performed to determine the root cause of such errors. Effective and precise logic diagnosis is crucial to speed up the failure analysis and eventually to improve the yield.“Effect-Cause” and “Cause-Effect” are the two classical approaches for logic diagnosis. Logic diagnosis provides a list of gates as suspects. However, this approach may not leads to accurate results in the case of the defect is inside a gate.We propose a new intra-cell diagnosis method based on “Effect-Cause” approach to improve the defect localization accuracy at transistor level. The proposed approach exploits the CPT (Critical Path Tracing) applied at transistor level. For each suspected cell, we apply the CPT for every given failing test vector. The result is a preliminary list of candidates. Each candidate can be a net or a transistor drain, gate or source. After that, we apply the CPT for each passing test vector in order to narrow down the the list of candidates. The proposed method gives precise localization of the root cause of the observed errors. Moreover, it does not require the explicit use of a fault model.

L’émission de lumière est une puissante technique de localisation dans le domaine de l’analyse de défaillance des circuits intégrés. Depuis plusieurs années, elle est utilisée comme une technique capable de localiser et d’identifier des défauts émissifs, tels que les courants de fuites, en fonctionnement statique du composant. Cependant, l’augmentation d’intégration et des performances des circuits actuels implique l’apparition d’émissions de défauts dynamiques dus à l’utilisation de fréquences de fonctionnement de plus en plus élevées. Ces contraintes imposent une adaptation de la technique d’émission de lumière qui doit donc évoluer en même temps que l’évolution des circuits intégrés. C’est dans ce contexte que de nouveaux modes de détection, liés à l’émission de lumière, est apparu : PICA et TRE. Ainsi, les photons sont collectés en fonction du temps donnant ainsi une place importante à la technique par émission de lumière dynamique pour le debbug et l’analyse de défaillance en procédant à une caractérisation précise des défauts issus des circuits intégrés actuels. Pour répondre aux exigences dues à l’analyse du comportement dynamique des circuits intégrés, des méthodes ont été identifiées à travers la technique PICA et la technique d’émission en temps résolu connue sous le nom de technique mono-point TRE. Cependant, les techniques PICA et TRE sont exposées à un défi continu lié à la diminution des technologies et donc des tensions d’alimentation. Pour analyser des circuits de technologies futures à faible tension d’alimentation, il est nécessaire de considérer différentes approches afin d’améliorer le rapport signal sur bruit. Deux solutions sont présentées dans ce document : un système de détection optimisé et des méthodes de traitement de signal. / Light emission is a powerful technique for the characterization of failed integrated circuits. For years, faults have been identified in a static configuration of the device. Just by providing the power supply, abnormal current leakage could be located. With the growing complexity of devices, some fault may appear only in the middle of the test sequence. As a result the evolution of light emission was to use the same detector to acquire the image of a running circuit. A new mode of light emission came became available: PICA or picoseconds IC analysis. With this configuration, photons are collected as a function of time. This technique became mainstream for IC debug and failure analysis to precisely characterize IC. Light emission has also reached dynamic IC requirements through PICA and Single-point PICA also known as TRE. However, light emission and TRE is facing a continuous challenge with technologies shrinkage and its associated power supply voltage drop. To work with recent IC technologies with ultra low VDD voltage, it is necessary to take a different approach, to improve the signal to ratio. Two solutions are presented in this document: A best detection system and TRE and PICA signal processing development.

Les travaux présentés concernent l'exploration des techniques de localisation utilisées en analyse de défaillance dans le but de les appliquer au domaine de la sécurité numérique des circuits et systèmes intégrés. Ces travaux contribuent, d'une part à étendre le champ d'application des techniques d'analyses de vulnérabilités, et d'autre part à apporter des éléments de réponses sur la faiblesse des implémentations cryptographiques sur circuits de type FPGA. Cette thèse s'inscrit donc dans une démarche à la fois de prévention mais aussi de veille technologique en matière d'attaque en apportant un complément d'information sur la faiblesse des implémentations matérielles de systèmes sécurisés. Dans le cadre de l'évaluation des composants de traitement de l'information par les laboratoires agréés (CESTI), l'analyse de vulnérabilité, et plus spécifiquement la cryptanalyse matérielle, a pour but d'éprouver la sécurité des systèmes d'information (composants cryptographiques, carte bancaire, systèmes de cryptage, etc..) dans le but de tester leur résistance face aux attaques connues. En parallèle, dans le cadre de l'analyse de défaillance des circuits utilisés dans le domaine spatial, la localisation de défauts consiste à collecter et analyser les données d'un circuit défaillant afin d'identifier la source du défaut à l'aide de puissants outils. La combinaison de ces deux activités nous a permis dans un premier temps, d'exploiter la lumière émise par un circuit comme un signal de fuite de type « side-channel » par le biais d'une méthode d'attaque semi-invasive par canal auxiliaire, Differential Light Emission Analysis (DLEA). Cette attaque, basée sur un traitement statistique des courbes d'émission de lumière, a permis d'extraire les sous-clés utilisées par un algorithme DES implanté sur circuit FPGA. Dans un second temps, nous avons proposé une seconde technique basée sur la stimulation laser consistant à exploiter l'effet photoélectrique afin d'améliorer les attaques par canaux auxiliaires « classiques ». Pour cela, une attaque DPA améliorée par stimulation laser a été mise en place. Ainsi nous avons démontré que le balayage du faisceau laser sur certains éléments du cryptosystème (algorithme DES implanté sur FPGA) augmente sa signature DPA permettant ainsi de diminuer sensiblement le nombre de courbes de consommation nécessaires pour extraire les sous-clés utilisées par l'algorithme. / The purpose of failure analysis is to locate the source of a defect in order to characterize it, using different techniques (laser stimulation, light emission, electromagnetic emission...). Moreover, the aim of vulnerability analysis, and particularly side-channel analysis, is to observe and collect various leakages information of an integrated circuit (power consumption, electromagnetic emission ...) in order to extract sensitive data. Although these two activities appear to be distincted, they have in common the observation and extraction of information about a circuit behavior. The purpose of this thesis is to explain how and why these activities should be combined. Firstly it is shown that the leakage due to the light emitted during normal operation of a CMOS circuit can be used to set up an attack based on the DPA/DEMA technique. Then a second method based on laser stimulation is presented, improving the “traditional” attacks by injecting a photocurrent, which results in a punctual increase of the power consumption of a circuit. These techniques are demonstrated on an FPGA device.

A bord des véhicules électriques (VE) et Hybrides (VEH), les fonctions de tractions sont assurées par des convertisseurs électroniques de puissances. Ces derniers sont constitués de module de puissance (IGBTs ou MOSFETs). Au cours de leur fonctionnement, ces modules sont parfois soumis à de fortes contraintes électriques et thermiques qui amènent à une défaillance ou même à une destruction. Le premier objectif sera de réaliser un banc expérimentale permettant d'étudier le vieillissement des modules IGBTs en régîmes extrêmes de fonctionnement (mode de court-circuit). Ainsi, nous évaluerons les différents indicateurs de vieillissements permettant de prédire la défaillance du composant. Il sera question aussi de suivre le vieillissement ou une dégradation initié sur les composants IGBTs par thermographie infrarouge. Le second objectif sera de modéliser et simuler par éléments finis différentes structures d'IGBTs, afin de valider les modèles en fonctionnement statique et dynamique. L'avantage de l'approche multicellulaire par rapport à l'approche unicellulaire sera mis en avant.

L'analyse de défaillances joue un rôle important dans l'amélioration des performances et de la fabrication des circuits intégrés. Des défaillances peuvent intervenir à tout moment dans la chaîne d'un produit, que ce soit au niveau conception, durant la qualification du produit, lors de la production, ou encore lors de son utilisation. Il est donc important d'étudier ces défauts dans le but d'améliorer la fiabilité des produits. De plus, avec l'augmentation de la densité et de la complexité des puces, il est de plus en plus difficile de localiser les défauts, et ce malgré l'amélioration des techniques d'analyses. Ce travail de thèse s'inscrit dans ce contexte et vise à étudier et développer une nouvelle technique d'analyse de défaillance basée sur l'étude de l'onde laser réfléchie le "Laser Voltage Imaging" (LVI) pour l'analyse de défaillance des technologies ultimes (inférieur à 45nm).

Le travail présenté porte sur l'étude et l'analyse des modes de défaillance des condensateurs électrolytiques à l'aluminium ainsi que sur les thyristors. Les composants étudiés sont des éléments principaux du système de protection des aimants supraconducteurs du LHC dont la fiabilité revêt est un aspect primordial. L'étude du vieillissement des condensateurs électrolytiques à l'aluminium à montré que leur fiabilité est fortement liée à leur caractéristique technologique. L'évolution de leur principal indicateur de vieillissement (ESR) peut être modélisée selon différente loi plus ou moins pessimiste choisis selon le mode d'utilisation de ceux-ci. Il apparaît que la prédiction de défaillance de ces composants autre que celle due à l'usure ne peut être que statistique compte tenu des nombreuses causes de défaillance entraînant divers modes de défaillance. Afin de pouvoir évaluer l'influence du vieillissement des condensateurs électrolytique à l'aluminium sur un système, des modèles simples prenant en compte ce paramètre ainsi que la température effective du composant sont proposés. Une précision acceptable compte tenu de la simplicité des modèles est obtenue. L'étude des thyristors à montré que ces composants ont peu de dérive de paramètres en vieillissement statique, par contre de nombreuses défaillances par court-circuit ont été observées. Ces défaillances ont toujours une origine locale due à des défauts du composant. La tenue en tension dépend fortement de la qualité du thyristor ainsi que de la technologie employée.

Dans le développement des technologies microélectroniques, l'analyse de défaillance permet par l'étude des mécanismes de défaillance potentiels de définir des solutions correctives. La mise en œuvre des techniques de localisation et d'observation des défauts requiert une méthodologie, dont l'étape clé est la préparation d'échantillons. Celle-ci doit continuellement évoluer pour s'adapter aux innovations technologiques qui introduisent de nouveaux matériaux, et augmentent la complexité des composants assemblés. Cette thèse s'est intéressée à la méthodologie de préparation d'échantillons pour l'analyse de défaillance de deux familles de produits : les produits discrets et IPAD, et les micro-batteries. Pour les produits discrets et IPAD, une optimisation de la méthodologie existante a été réalisée en intégrant de nouvelles approches, développées pour résoudre des cas jusqu'alors en échec. Pour les micro-batteries, les matériaux utilisés et leur architecture ont nécessité une remise en question complète de la méthodologie de préparation d'échantillon.

Ce travail de thèse vise à développer de nouvelles techniques de caractérisation pour l'intégration 3D en micro-électronique. Plus précisément, ce travail porte sur l'imagerie 3D de tels objets et la mesure des contraintes par diffraction de Bragg, réalisées sur de récentes lignes de lumière de l'ESRF (European Synchrotron Radiation Facility).L'intégration 3D a pour but de répondre aux besoins de performances de la micro-électronique, en empilant les différents éléments constituant les puces au lieu de les placer les uns à côté des autres; ceci permet de limiter la place qu'ils occupent et la longueur des connections. Pour ce faire, de nouvelles connections entre puces ont du être développées, telles que les piliers de cuivre et les pads de cuivre, utilisés dans le cas du collage hybride. Afin de maîtriser leurs procédé de fabrication, il est important de pouvoir caractériser ces objets, à la fois par des moyens d'imagerie et de mesure de la déformation dans les puces. Ces mesures doivent permettre un large champ de vue (100 µm), ainsi qu'une haute résolution (50 nm). De plus, afin de satisfaire les besoins en temps de l'industrie micro-électronique, les techniques choisies doivent être aussi rapides et automatiques que possible.Pour satisfaire ces besoins, plusieurs techniques ont été étudiés durant ces travaux de thèse.Une technique d'imagerie 3D par Slice and View, inspirée de la technique classique du FIB/SEM et implémentée dans un PFIB (Plasma Focused Ion Beam), a été développée durant ces travaux de thèse. Elle permet aujourd'hui l'acquisition de larges volumes de manière automatique. De même, le procédé d'analyse des mesures de tomographies réalisées sur la ligne de lumière ID16A de l'ESRF a été adapté, afin de limiter au maximum l'intervention humain et le temps global d'analyse.Des mesures de déformations ont également été menées à l'ESRF, sur une ligne de nano-diffraction, ID01. Ces expériences ont été réalisées sur des empilements dédiés au collage, hybride ou direct. Il a été possible de mesurer en une seule expérience les déformations présentes dans deux couches de silicium, et de réaliser des mesures textit{in situ} dans le cuivre.Dans les travaux de thèse présentés ici, nous montrons les possibilités de techniques synchrotron (imagerie et mesure de déformations) pour la caractérisation d'objets issus de l'intégration 3D. Nous montrons que certaines adaptations des techniques existante peuvent permettre des analyses routinières à haute résolution pour le milieu de la micro-électronique. / This PhD thesis aims at developing new characterization techniques for 3D integration in microelectronics. More specifically, the focus is set on recent ESRF (European Synchrotron Radiation Facility) beamlines, both for 3D imaging by tomography and for strain measurements by Bragg diffraction.3D integration aims at reducing the global microelectronics devices footprint and connections length, by stacking the dies on top of one another instead of setting them one to another. This new geometry however requires new connections, such as copper pillars (CuP) and copper pads, used in hybrid bonding. The monitoring of their fabrication process requires their imaging in three dimensions, and the measure of the strain inside them. Those measurements must be conducted on large areas (100 µm2), with high resolution (500 nm for strain and 100 nm for imaging). Moreover, given the industrial context of this study, the characterization methods must be as routine and automatic as possible.To answer those needs, several techniques have been developed in this work.Two 3D imaging techniques have been made compatible with the requirements of 3D integration characterization. A Slice and View procedure has been implemented inside a single beam PFIB, leading to large volumes 3D automated imaging. The tomography workflow accessible on the ID6A beamline of the ESRF has been adapted, in order to limit the human intervention and beam times. This leads to possible statistical measurements on this beamline.Strain measurements have been conducted on the ID01 beamline of the ESRF, on silicon and copper stacks meant for direct and hybrid bonding. They allowed for simultenous local strain measurements in two independent layers of silicon, and textit{in situ} measurements in copper.In this work, we show the possibilities of synchrotron based techniques (here, tomography and Bragg diffraction) for the chacracterization of 3D integration devices. We show that, provided some adjustments, these techniques can be used routinely for the microelectronics field.