Made available in DSpace on 2013-08-07T18:42:24Z (GMT). No. of bitstreams: 1 000424524-Texto+Completo-0.pdf: 1961872 bytes, checksum: 05389810cf9264c18fc855018d938536 (MD5) Previous issue date: 2010 / The growing number of applications running on emerging MPSoCs can be characterized by their high demand of computation and communication in different parts of the chip. The processing elements that execute these applications bring a dynamic and unpredictable nature to the on-chip traffic, due to the variability on data injection rates that they can generate. Networks on chip (NoCs) are the communication infrastructure to be used in such systems, due to their performance, reliability and scalability. To deal with the dynamic behavior of the application traffic, several methods are proposed at the system level (at runtime) and at the architecture level (at design time). The subject of this Thesis is the use of techniques for adaptability in NoCs at both system and architecture levels: buffer sizing and adaptive routing. The first technique introduces a decoupling buffer (D-buffer) on the target IP. This buffer receives data from the NoC with jitter, while the target IP consumes data from this buffer at the application rate, without jitter. Two problems must be solved to implement D-buffers: (i) which size must the buffer have? (ii) how much time should pass before data consumption starts (threshold)? A general method to define D-buffer size and threshold, considering the influence of packaging, arbitration, routing and concurrency between flows is presented. The second technique is an adaptive routing algorithm for NoCs, where the path between source and target IPs may be modified due to congestion events. The major part of the state of art proposals have a limited view of congestion, since each NoC router takes decisions based on the status of a few neighbors. Such local decisions may route packets to other congested regions, making the algorithm inefficient. This work presents a new method where congestion analysis considers information of all routers in the source-to-target path. This method relies on a protocol for QoS session establishment, followed by distributed monitoring and re-route to noncongested regions. Experimental results demonstrate the impact on multimedia flows with fixed and variable packet sizes (from real traffic traces) in the buffer sizing, and the percentage of deadline violations as a function of the D-buffer size. In terms of adaptive routing, the obtained results present the influence of different levels of traffic locality on packets latency, NoC occupation and adaptive routing reactivity to congestion events. / O crescente número de aplicações executando em MPSoCs emergentes pode ser caracterizado pela sua alta demanda de computação e comunicação nas diferentes parte do chip. Os elementos de processamento que executam estas aplicações trazem uma natureza dinâmica e imprevisível para o tráfego em chip, devido à variabilidade nas taxas de injeção de dados que eles podem gerar. As redes em chip (NoC – do inglês Network-on-Chip) são as estruturas de comunicação a serem utilizadas em tais sistemas, devido ao seu desempenho, confiabilidade e escalabilidade. Para lidar com o comportamento dinâmico do tráfego de aplicações, vários métodos de adaptação são propostos em nível de sistema (em tempo de execução) e em nível de arquitetura (em tempo de projeto). Esta Tese aborda o uso de técnicas de adaptação em NoCs em nível de sistema e de arquitetura: dimensionamento de buffer e roteamento adaptativo. A primeira técnica introduz um buffer de desacoplamento (D-buffer) no IP destino. Este buffer recebe dados da NoC com jitter, enquanto que o IP destino consome dados deste buffer na taxa da aplicação, sem jitter. Dois problemas devem ser resolvidos para a implementação de D-buffers: (i) qual tamanho este buffer deve possuir? (ii) quanto tempo deve ser esperado antes do início do consumo de dados (threshold)? Propõe-se aqui um método geral para definir o tamanho e threshold de D-buffers, considerando a influência do empacotamento, arbitragem, roteamento e concorrência entre fluxos. A segunda técnica é um algoritmo de roteamento adaptativo para NoCs, onde o caminho entre o IPs origem e destino pode ser modificado devido a eventos de congestionamento. A maior parte das propostas do estado da arte possui uma visão limitada de congestionamento, considerando que cada roteador da NoC toma decisões baseado no estado de seus vizinhos. Esta decisão local pode rotear pacotes a outras regiões congestionadas, o que pode tornar o algoritmo ineficiente. Este trabalho apresenta um novo método onde a análise de congestionamento considera informações de todos os roteadores no caminho entre a origem e destino. Este método é composto por um protocolo para estabelecimento de sessões QoS, seguido de monitoração distribuída e re-roteamento para regiões não congestionadas. Resultados experimentais demonstram o impacto de fluxos multimídia com tamanhos de pacotes fixo e variável (a partir de traces reais de tráfego) no dimensionamento de buffers, e o percentual de violações de prazos em função do tamanho do D-buffer. Em termos de roteamento adaptativo, os resultados obtidos apresentam a influência de diferentes níveis de localidade de tráfego na latência de pacotes, ocupação da NoC e reatividade do roteamento adaptativo a eventos de congestionamento.

Made available in DSpace on 2013-08-07T18:42:58Z (GMT). No. of bitstreams: 1 000419188-Texto+Completo-0.pdf: 2389705 bytes, checksum: 7142723f44a1f3c5a063142bb2c8760b (MD5) Previous issue date: 2009 / To supply the ever-increasing need for processing power, the embedded software project includes the utilization of several processors along with complex communication infrastructures (as hierarchycal buses and networks-on-a-chip). There is an increasing need for a greater number of functionalities inside a single system. In this scenario, issues related to energy consumption estimations become important in the embedded electronic systems project. This way, the multi-processor embedded systems workflow needs tools to generate performance and energy consumption estimations during all development cycle, in order to verify if the project building process conforms to its specification. The performance, as the energy consumption of a system have to be evaluated as soon as possible in the workflow. Analytical methods are proposed to allow performance and energy estimations in a fast way, avoiding prohibitive simulation times. In analytical methods the system is modeled as a series of properties and abstract models are used to calculate the system performance. Although analytical methods are faster than simulation ones, their modelling is more complex. Along with this fact, the high abstraction level in which the system is represented becomes unfeasible due to the high increase in states necessary to represent such systems, which is the case of more recent embedded systems. This way, better approaches in simulation based methods become very interesting, and a study in this field is presented in this work. / Para atender a uma cresente demanda por desempenho de processamento, o projeto de sistemas embarcados inclui a utilização de diversos processadores além de infra-estruturas de comunicação complexas (por exemplo, barramentos hierárquicos e redes intra-chip). Há uma crescente demanda por um número cada vez maior de funcionalidades contidas em um único sistema. Neste cenário, questões relacionadas a estimativas de consumo de energia ganham importância no projeto de sistemas eletrônicos embarcados. Dessa forma, o fluxo de projeto de sistemas embarcados multi-processados necessita de ferramentas para a geração de estimativas de desempenho e consumo de energia durante todo o ciclo de desenvolvimento, de forma a verificar se o caminho de construção do projeto condiz com a especificação do mesmo. O desempenho, assim como o consumo de energia de um determinado sistema precisam ser avaliadados o mais cedo possível no fluxo de projeto. Métodos analíticos são propostos para que estimativas de desempenho e de consumo de energia possam ser realizadas de maneira rápida, evitando tempos proibitivos de simulação. Nos métodos analíticos o sistema é modelado como uma série de propriedades e modelos abstratos são utilizados para o cálculo do desempenho do sistema. Apesar de métodos analíticos serem mais rápidos que métodos baseados em simulação a modelagem do sistema é mais complexa. Além disso, devido ao alto nível de abstração em que o sistema é representado, seu uso em sistemas grandes e complexos se torna inviável devido a explosão de estados necessários para a representação sistêmica destes, que é o caso de recentes projetos de sistemas embarcados. Dessa forma, melhorias nos métodos baseados em simulação tornam-se bastante pertinentes, e um estudo dessa área é apresentado nesse trabalho.

Made available in DSpace on 2013-08-07T18:43:00Z (GMT). No. of bitstreams: 1 000425483-Texto+Completo-0.pdf: 1217247 bytes, checksum: 2d1bad79b7e96a9d75748adf3146bedd (MD5) Previous issue date: 2010 / Molecular dynamics systems are defined by the position and energy of their component particles, as well as by the interactions among these. Such systems can be simulated through mathematical methods like the computation of electrostatic forces based on the Coulomb Law. Predicting the states through which such system evolves by computing the interaction of each particle with its neighbors is a computationally costly task, even for a small number of particles. Thus, it can only be beneficial to apply specific techniques for accelerating these computations. While some studies propose the use of new algorithms, others advocate the use of specific processors or custom designed hardware, the later being the technique employed in this Dissertation. This work describes the design and prototyping of a hardware architecture that has the potential to accelerate an application based on the computation of electrostatic forces among non-bonded particles. A special emphasis is given to the aspects of integration between the accelerating hardware and the modified target application, the PMEMD (Particle Mesh Ewald Molecular Dynamics) software, part of the AMBER (Assisted Model Building with Energy Refinement) platform. The costliest computations of PMEMD were identified and moved to an FPGA hardware implementation, creating a custom coprocessor – PMEMD-HW. The choice for reconfigurable hardware is due, among other reasons, to the ease with which it enables the evolution of the design towards the target acceleration. The main contribution of this work is the mastering of the technology to design and analyze hardware coprocessors that target the acceleration of applications in Biology and Biophysics. A working prototype is available, using a commercial hardware prototyping platform. The proof-of-concept implementation demonstrates the viability of successfully using the proposed techniques. / Sistemas de dinâmica molecular são definidos pela posição e energia das partículas que o compõe, assim como pelas interações entre estas. Tais sistemas podem ser simu-lados através de métodos matemáticos como o cálculo de forças eletrostáticas baseadas na Lei de Coulomb. Computar os estados através dos quais um sistema destes evolui, avaliando a interação de cada partícula, é tarefa computacionalmente dispendiosa, mes-mo para um número pequeno de partículas. Portanto, podem-se obter benefícios ao se aplicar técnicas específicas para acelerar tais computações. Enquanto alguns estudos propõem o uso de algoritmos diferenciados, existem os que empregam processadores especiais ou hardware personalizado, a técnica abordada nesta Dissertação. Descreve-se aqui o projeto e a prototipação de uma arquitetura de hardware com potencial para acelerar uma aplicação que computa forças eletrostáticas entre partículas não ligadas. Dá-se ênfase especificamente aos aspectos da integração entre o hardware e a aplicação-alvo empregada neste projeto, o programa PMEMD (Particle Mesh Ewald Molecular Dynamics), parte da plataforma AMBER (Assisted Model Building with Energy Refinement). Os cálculos mais onerosos deste programa foram identificados e movidos para uma implementação de hardware em FPGA, criando um co-processador específico – o PMEMD-HW. A escolha de um hardware reconfigurável se deve, entre outros motivos, à facilidade de fazer evoluir o processo de projeto e obter a aceleração almejada. A principal contribuição deste trabalho é o domínio da tecnologia de uso de co-processadores de hardware para acelerar aplicações nas áreas de Biologia e Biofísica. Um protótipo funcional está disponível, utilizando uma plataforma comercial de prototipa-ção de hardware. Esta prova de conceito demonstra a viabilidade de usar com sucesso as técnicas desenvolvidas.

Made available in DSpace on 2013-08-07T18:42:35Z (GMT). No. of bitstreams: 1 000402108-Texto+Completo-0.pdf: 3755135 bytes, checksum: 7d348d529638f63dbd140311e4213857 (MD5) Previous issue date: 2008 / The growing demand for system-on-Chip (SoC) time-to-market reduction leads to relevant changes in the way such systems are designed. One of the critical components in any SoC is the intra-chip architecture employed to enable communication among the SoC processing elements. Traditionally, intra-chip communication architectures are implemented based on multipoint structures such as shared busses. However, as SoC complexity grows following the silicon technology evolution, busses tend to display growing limitations related to figures like scalability, power consumption and degree of parallelism. Due to these limitations, structures like networks-on-chip (NoCs) have gained attention as ways to allow overcoming the limitations due to the use of shared busses. NoCs enlarge the design search space of intra-chip communication architectures and bring forward a set of advantages when compared to shared busses, including more systematic methods to scale communication bandwidth, reduction of global wiring, pointto- point multiple wires leading to power reduced interconnect and the capacity to easily define the degree of parallelism in communication. The NoC design process has been a target for academic and industrial efforts. This work contributes with an evaluation of a design process that has found growing acceptance, the behavioral synthesis. This is corroborated by the current availability of several commercial CAD tools that support it. The specific design process employed here is the one supported by the Cynthesizer environment of FORTE Design Systems. This environment was neither conceived with specific facilities for the design of intra-chip communication architectures nor has any associated design framework for this task. However, the easiness with which Cynthesizer allows the modeling of such structures rendered makes it interesting to perform the cited evaluation work. To do so, case studies of 2D torus topology NoCs were selected. This topology is not quite explored in the literature as a target of NoCs. The main contributions of this work are the evaluation results of using behavioral synthesis methods to produce intra-chip communication structures and the adaptation of deadlock-free algorithms for the chosen topology. These algorithms were originally proposed for networks with 2D mesh and unidirectional 2D torus topologies which have been adapted for a 2D bidirectional torus topology. As a result of the evaluation it is possible to conclude that the current state of the art in behavioral synthesis needs to evolve to include processes for the generation and optimization of intra-chip communication architectures. The obtained results are significantly inferior in terms of area overhead and speed when compared to implementations starting from handwritten RTL code, even after significant optimizations and design space exploration. This work demonstrated however a positive factor of using behavioral synthesis, which is the easiness to model and evaluating routing algorithms. / A crescente demanda pela redução do time-to-market para SoCs (System-on-chip) leva a mudanças essenciais na maneira como esses sistemas são concebidos. Um dos componentes críticos em qualquer SoC é a arquitetura interna de comunicação entre módulos do sistema. Tradicionalmente, estas são implementadas como arquiteturas de comunicação baseadas em barramentos. Contudo, a medida que a complexidade de SoCs cresce com a evolução tecnológica, barramentos apresentam crescentes limitações com relação a escalabilidade, consumo de potência e paralelismo. Devido a estas limitações, estruturas do tipo redes intrachip ou NoCs (Networks-on-Chip) têm ganho crescente destaque como forma de permitir superar as limitações derivadas do uso de barramentos em SoCs. Tais redes ampliam o espaço de soluções de projeto de estruturas de comunicação intrachip e trazem como vantagem largura de banda escalável de forma mais sistemática, o uso de conexões ponto a ponto curtas com menor dissipação de potência e a capacidade de facilmente definir o grau de paralelismo da comunicação. O processo de projeto de NoCs tem sido alvo de esforços da indústria e do meio acadêmico e este trabalho contribui com a avaliação de um processo de projeto que está retomando força com ferramentas comerciais, a síntese comportamental. O processo de projeto avaliado aqui, especificamente aquele ao qual dá suporte o ambiente Cynthesizer da FORTE Design Systems, não foi concebido para dar suporte ao projeto de arquiteturas de comunicação intrachip e não possui associados arcabouços de projeto para tal tarefa. No entanto, a facilidade de modelagem dessas estruturas mostrou-se atraente para realizar tal avaliação. Para tanto, foram escolhidos estudos de caso de NoCs com topologia toro 2D bidirecionais, pouco exploradas na literatura. Como contribuições deste trabalho cita-se a avaliação da síntese comportamental para o projeto de NoCs e a adaptação de algoritmos livres de (deadlocks) da literatura. Tais algoritmos foram propostos para redes de topologia malha e para toro unidirecional, e neste trabalho realizaram-se adaptações para uso destes em redes toro bidirecionais. Como resultado da avaliação, conclui-se que o estado da arte da síntese comportamental ainda precisa avançar e incluir processos para a geração e otimização de arquiteturas de comunicação intrachip. Os resultados obtidos são significativamente inferiores àqueles derivados de codificação direta no estilo RTL em termos de área e velocidade, mesmo depois de aplicado esforços significativos de otimização de código e exploração do espaço de projeto. Este trabalho demonstrou, contudo um fator positivo da síntese comportamental, qual seja a facilidade de modelagem e avaliação de algoritmos de roteamento.

Made available in DSpace on 2013-08-07T18:42:49Z (GMT). No. of bitstreams: 1 000409723-Texto+Completo-0.pdf: 1712848 bytes, checksum: 000c7fa44ec53b2d15786685a9544bc3 (MD5) Previous issue date: 2009 / In Geophysics, the appropriate subdivision of a region into segments is extremely important. ICTM (Interval Categorizer Tesselation Model) is an application that categorizes geographic regions using information extracted from satellite images. The categorization of large regions is a computational intensive problem, what justifies the proposal and development of parallel solutions in order to improve its applicability. Recent advances in multiprocessor architectures lead to the emergence of NUMA (Non-Uniform Memory Access) machines, which combine the efficiency and scalability of MPP (Massively Parallel Processing) machines with the programming facility of the SMP (Symmetric Multiprocessors) machines. In this work, NUMA-ICTM is presented: a parallel solution of ICTM for NUMA machines exploiting memory placement strategies. First, ICTM is parallelized using only OpenMP. After, the OpenMP solution is improved using the MAI (Memory Affinity Interface) library, which allows a control of memory allocation in NUMA machines. The results show that the optimization of memory allocation leads to significant performance gains over the pure OpenMP parallel solution. / Na Geofísica, a subdivisão apropriada de uma região em segmentos é extremamente importante. O ICTM (Interval Categorizer Tesselation Model) é uma aplicação capaz de categorizar regiões geográficas utilizando informações extraídas de imagens de satélite. O processo de categorização de grandes regiões é considerado um problema computacionalmente intensivo, o que justifica a proposta e desenvolvimento de soluções paralelas com intuito de aumentar sua aplicabilidade. Recentes avanços em arquiteturas multiprocessadas caminham em direção a arquiteturas do tipo NUMA (Non-uniform Memory Access), as quais combinam a eficiência e escalabilidade das máquinas MPP (Massively Parallel Processing) com a facilidade de programação das máquinas SMP (Symmetric Multiprocessors). Neste trabalho, é apresentada a NUMA-ICTM: uma solução paralela do ICTM para máquinas NUMA explorando estratégias de alocação de memória. Primeiramente, o ICTM é paralelizado utilizando-se somente OpenMP. Posteriormente, esta solução é otimizada utilizando-se a interfade MAI (Memory Affinity Interface), a qual proporciona um melhor controle sobre a alocação de dados em memória em máquinas NUMA. Os resultados mostram que esta otimização permite importantes ganhos de desempenho sobre a solução paralela que utiliza somente OpenMP.

Made available in DSpace on 2013-08-07T18:42:52Z (GMT). No. of bitstreams: 1 000444177-Texto+Completo-0.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below. / O aumento agressivo das frequências de operação de sinais de relógio em tecnologias submicrônicas profundas chegou ao seu limite. O uso de relógios globais não é mais viável em tais tecnologias, o que fomenta a popularização do paradigma Globalmente Assíncrono, Localmente Síncrono na construção de sistemas integrados complexos, onde se empregam ilhas síncronas de lógica interconectadas através de comunicação assíncrona. Redes intrachip assíncronas proveem um modelo de comunicação baseado em troca de pacotes e paralelismo de comunicação escalável quando comparado com arquiteturas de comunicação tradicionais, como as baseadas em barramentos compartilhados. Devido a estas características, tal tipo de redes vem revelando benefícios, quando comparadas com suas equivalentes síncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipação de potência. Um dos próximos desafios para as arquiteturas de comunicação em questão é a confiabilidade, na forma de robustez a efeitos de evento único (em inglês, single event effects ou SEEs), quando o circuito sofre impactos de partículas geradas por radiação ionizante. Isto ocorre porque a diminuição contínua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contrário do que ocorre em circuitos síncronos, variações de atraso induzidas por radiação em geral não geram qualquer impacto, exceto por possíveis perdas de desempenho, em circuitos lógicos assíncronos construídos usando técnicas quase insensíveis a atrasos (em inglês quasi-delay insensitive ou QDI). Contudo, a inversão de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem possível solução de recuperação, mesmo no caso de assíncronos. Este trabalho propõe um novo conjunto de técnicas aplicáveis a redes intrachip assíncronas, que visa o aumento de robustez contra efeitos de evento único. Apresentam-se estudos de caso práticos de tais técnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcançado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunicação a principal candidata para integrar as novas gerações de dispositivos de silício complexos construídos com o emprego de nodos tecnológicos avançados tais como 32 nm, 28 nm, 20 nm e abaixo.

Made available in DSpace on 2013-08-07T18:43:30Z (GMT). No. of bitstreams: 1 000425177-Texto+Completo-0.pdf: 2930765 bytes, checksum: 146324f55fdecec85040eaa6120e58f4 (MD5) Previous issue date: 2010 / NoC-based MPSoCs can provide massive computing power on a single chip, achieving hundreds of billions of operations per second by employing dozens of processing cores that communicate over a packet-switched network at a rate that exceeds 100 Tbps. Such devices can support the convergence of several appliances (e. g. HDTV, multiple wireless communication standards, media players, gaming) due to their comparatively high performance, flexibility and power efficiency. Due to the vast design space alternatives, evaluating the NoC-based MPSoCs at lower abstraction levels does not provide the required support to find out the most efficient NoC architecture considering the performance constraints (e. g. latency, power) of a given application at early design process stages. Thus, NoC-based MPSoCs design requires simple and accurate high level models in order to achieve precise performance results, of each design alternative, in an acceptable design time. In this context, the present Thesis has two main contributions: (i) development of abstract NoC models, providing accurate performance evaluation; and (ii) integration of the proposed models into a model-based design flow, allowing the design space exploration of NoC-based MPSoCs at early stages of the design flow. / MPSoCs baseados em NoCs podem fornecer alto desempenho em um único circuito integrado, atingindo centenas de bilhões de operações por segundo através do emprego de múltiplos elementos de processamento que se comunicam através de uma NoC operando a uma freqüência que excede 100 Tbps. Tais dispositivos podem suportar a execução simultânea de múltiplas aplicações (e. g. HDTV, múltiplos padrões de comunicação sem fio, tocadores multimídia, jogos), devido a características como alto desempenho, flexibilidade e eficiência em termos de consumo de energia. Devido a quantidade de alternativas inerentes ao grande espaço de projeto, a avaliação de MPSoCs baseados em NoCs em baixo níveis de abstração não prove o suporte necessário para encontrar a melhor arquitetura para a NoC considerando métricas de desempenho (e. g. latência, potência) de uma dada aplicação nas fases iniciais de projeto. Dessa forma, o projeto de MPSoCs baseados em NoCs requer modelos simples e precisos em alto nível de abstração, os quais possam gerar resultados precisos de desempenho, de cada alternativa de projeto, em um tempo de projeto razoável. Neste contexto, a presente Tese tem duas contribuições principais: (i) desenvolvimento de modelos de NoC abstratos, e (ii) integração dos modelos propostos dentro de um fluxo de projeto baseado em modelos, permitindo assim a exploração do espaço de projeto de MPSoCs baseados em NoCs nas fases iniciais do fluxo projeto.

CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Esta dissertação propõe-se a analisar e discutir o acervo inédito de fotografias sobre Brasília - concebido em sete expedições pelo fotógrafo mineiro Geraldo Vieira - desde a primeira missa até a inauguração da então nova capital do Brasil. Ainda, avaliar a importância de Geraldo Vieira por meio de sua trajetória fotográfica, principalmente no que tange à sua permanência na cidade de Araguari-MG, no Triângulo Mineiro, e a sua contribuição para a historiografia da mesma. Não obstante, apontar ainda a relevância de um acervo inédito de fotografias da capital Brasília - que é sinônimo máximo da aplicação dos princípios da Carta de Atenas em todo o mundo, a qual teve como contribuidor e redator final o arquiteto Le Corbusier - para a historiografia e documentação da Arquitetura Moderna Brasileira. Geraldo Vieira foi além de fotógrafo, um artista multifacetado, cujas habilidades se revelam tanto na área da fotografia quanto em outros aspectos de vida. Dessa maneira, seu legado foi capaz de influenciar não só nos modos de recepção de uma arquitetura moderna nascente, como também entusiasmar a maneira na qual as pessoas gostariam de ser vistas nas vitrines de seu estúdio, além da promoção de questões políticas debatidas em grupos sociais através da contribuição em publicações jornalísticas e exposições fotográficas. O resultado da pesquisa depreende a explanação da trajetória do artista para uma compreensão do seu envolvimento com o fotojornalismo, bem como a averiguação das suas peculiaridades enquanto um profissional fotográfico, para que se possa chegar de fato a uma investigação das composições fotográficas de Brasília, integrantes de seu acervo inédito. Uma importante diretriz a que este trabalho também se apoia - além do ineditismo da documentação fotográfica de Brasília - é na abordagem de um estudo que poderá contribuir e somar esforços e reflexões acerca da representação de Brasília, ao estabelecer o contraponto da análise de fotografias captadas por um fotógrafo afastado do eixo Rio de Janeiro - São Paulo, que foi atuante no interior do Estado de Minas Gerais. / This thesis proposes to analyze and discuss the unpublished collection of photographs of Brasilia - designed in seven mining expeditions by photographer Geraldo Vieira - from the first mass to the opening of the then new capital of Brazil. Also assess the importance of Geraldo Vieira through his photographic career, especially with regard to their stay in the city of Araguari-MG, in the Triângulo Mineiro, and its contribution to the historiography of it. Nevertheless, still point out the relevance of a unique collection of capital photographs Brasilia - that is most synonymous with the application of the principles of the Athens Charter in the world, which had the contributor and final editor architect Le Corbusier - to historiography and documentation of the Brazilian Modern Architecture. Geraldo Vieira was well as a photographer, a multifaceted artist whose skills are revealed both in photography and in other aspects of life. In this way, his legacy was able to influence not only in reception modes of modern source architecture, but also excited about the way in which people would like to be seen in his studio windows, in addition to promoting political issues discussed in social groups by contributing in journalistic photography and exhibitions publications. The search result appears from the explanation of the artist's path to an understanding of their involvement in photojournalism and to investigate its peculiarities as a photographic professional, so that you can reach in fact an investigation of photographic compositions of Brasilia, members his unpublished collection. An important guideline to this work also supports - in addition to the unprecedented nature of photographic documentation of Brasilia - is the approach of a study that could help and join efforts and reflections on the representation of Brasilia, to set the contrast of the photo analysis captured by a retired photographer axis Rio de Janeiro - São Paulo, which was active in the state of Minas Gerais. / Dissertação (Mestrado)

Orientador: Maria Solange Gurgel de Castro Fontes / Banca: Renata Cardoso Magagnin / Banca: Beatriz Fedrizzi / Resumo: As áreas livres das escolas, conhecidas como pátios escolares, são ambientes de aprendizagem, de vivências e socialização, e se configuram como espaços essenciais no contexto escolar. No entanto, para isso, é necessário que tais áreas sejam adequadas ao desenvolvimento de suas principais funções: sociais, recreativas, ambientais e pedagógicas. O objetivo principal deste estudo foi o de criar um instrumento de avaliação da qualidade funcional das áreas livres em escolas de ensino fundamental completo, visando verificar se essas áreas atendem as quatro principais funções educativas (sociais, recreativas, ambientais e pedagógicas) que tais áreas devem desempenhar no contexto escolar. O instrumento é composto de questões elaboradas com base na literatura da área e respaldadas por profissionais da educação. Esse instrumento foi aplicado em alunos de quatro escolas Municipais de Ensino Fundamental completo em Bauru-SP, com o fim de identificar a qualidade dessas áreas e ressaltar as principais diferenças nas avaliações de alunos dos anos iniciais e finais. Os resultados obtidos possibilitaram realizar um diagnóstico, que aferiu o nível de atendimento das funções das áreas livres em cada escola pesquisada, de acordo com o ponto de vista dos alunos dos anos iniciais e finais. Assim, foi possível traçar um panorama geral das áreas estudadas e identificar os principais pontos fortes e fracos em cada função avaliada, além de ressaltar questões dentro de cada função que precisam ser revi... (Resumo completo, clicar acesso eletrônico abaixo) / Abstract: The free areas of schools, known as school patio, are learning environments, experiences and socialization, and configure themselves as essential spaces in the school context. However, to do this, it is necessary that such areas are suitable for the development of their principal functions: social, recreational, environmental and pedagogy. The main objective of this study was to create an instrument for assessing the functional quality of free areas in elementary schools, aiming to check if these areas meet the four major educational roles (social, recreational, environmental and pedagogical) that such areas should play in the school context. The instrument consists of questions based on the literature of the area and supported by educational professionals. This instrument was applied to students from four Municipal schools of Basic Education in Bauru-SP, with the aim of identifying and highlighting the main differences in assessments of students of early and final years. The results obtained have made it possible to carry out a diagnosis, assessing the level of fulfill of the functions the free areas at each school surveyed, according to the point of view of the students of early and final years. Thus, it was possible to establish an overview of the study areas and identify the main strengths and weaknesses in each function evaluated, as well as highlight items within each function that need to be reformulated in each school and, thus, contribute with subsidies for the impro... (Complete abstract click electronic access below) / Mestre

Orientador: Nilson Ghirardello / Banca: Rosio Fernandez Baca Salcedo / Banca: Maria Angela Pereira de Castro e Silva Bortolucci / Resumo: A fundação de Marília/SP remonta ao final da década de 1920, fazendo parte de uma das últimas regiões de plantio cafeeiro do estado de São Paulo. O crescimento do município seguiu a produção agrícola e a posterior implementação industrial, que se deu ao longo das décadas de 1940 a 1970, período de expressivo crescimento econômico e ascendência política. Entre todas as linguagens arquitetônicas pode-se apontar o Art Déco, a partir de meados dos anos de 1930, anunciando em seguida, com destaque, bons exemplares do modernismo, que serão objeto principal de análise deste trabalho. Entre elas, uma grande descoberta, a residência da Avenida Sampaio Vidal, de Gregori Warchavchik. A influência dos principais arquitetos modernistas, embora vista em inúmeros trabalhos e estudos nas cidades do interior paulista, poucas vezes foi analisada na cidade de Marília, e menos ainda relacionando-a ao seu desenvolvimento urbano. Desta forma, esta pesquisa, propõe então, como metodologia principal, identificar, classificar e analisar os primeiros projetos de caráter modernista na cidade, através do Arquivo de Projetos da Prefeitura Municipal, evidenciando as características arquitetônicas predominantes que compõe os ideais e preceitos modernistas e sua relação com a pregação política do desenvolvimentismo. Através destes projetos analisados, três fases distintas de introdução do modernismo no município, ficaram evidentes: De 1929 a 1935, com os primórdios do Art Déco ao projeto pioneiro de Warchav... (Resumo completo, clicar acesso eletrônico abaixo) / Abstract: The foundation of Marília / SP goes back to the end of 1920's decade, being part of one of the last coffee plantation regions of São Paulo State. The growth of the municipality followed the agricultural production and the subsequent industrial implementation, which occurred during the decades of 1940 to 1970, a period of significant economic growth and political ascendancy. Among all the architectural languages we can point to Art Decó, from the middle of the 1930s, announcing next, with prominence, good examples of modernism, which will be the main object of analysis of this work. Among them, a great discovery, the residence of the Avenida Sampaio Vidal, designed by Gregori Warchavchik. The influence of the leading modernist architects, although seen in numerous works and studies in countryside of São Paulo State, was rarely analyzed in the town of Marília, and still less related to its urban development. In this way, this research proposes, as main methodology, to identify, classify and analyze the first modernist projects in the town, through the City Hall Project Archive(APPMM), highlighting the predominant architectural features that compose the modernist ideals and precepts and their relationship with the political preaching of developmentalism. Through these projects analyzed, three distinct phases of the introduction of modernism in the municipality were evident: From 1929 to 1935, with the beginnings of Art Déco to the pioneering project of Warchavchik; the long peri... (Complete abstract click electronic access below) / Mestre