The present thesis addresses the MPEG-4 AVC stream watermarking and considers two theoretical and applicative challenges, namely ownership protection and content integrity verification.From the theoretical point of view, the thesis main challenge is to develop a unitary watermarking framework (insertion/detection) able to serve the two above mentioned applications in the compressed domain. From the methodological point of view, the challenge is to instantiate this theoretical framework for serving the targeted applications. The thesis first main contribution consists in building the theoretical framework for the multi symbol watermarking based on quantization index modulation (m-QIM). The insertion rule is analytically designed by extending the binary QIM rule. The detection rule is optimized so as to ensure minimal probability of error under additive white Gaussian noise distributed attacks. It is thus demonstrated that the data payload can be increased by a factor of log2m, for prescribed transparency and additive Gaussian noise power. A data payload of 150 bits per minute, i.e. about 20 times larger than the limit imposed by the DCI standard, is obtained. The thesis second main theoretical contribution consists in specifying a preprocessing MPEG-4 AVC shaping operation which can eliminate the intra-frame drift effect. The drift represents the distortion spread in the compressed stream related to the MPEG encoding paradigm. In this respect, the drift distortion propagation problem in MPEG-4 AVC is algebraically expressed and the corresponding equations system is solved under drift-free constraints. The drift-free shaping results in gain in transparency of 2 dB in PSNR

Un nombre non négligeable de patients ayant subi un accident vasculaire cérébral (AVC) vont développer une démence parfois associée à un handicap fonctionnel résiduel. Mon travail a pour but de mettre en place un suivi à long terme de l'ischémie cérébrale chez le rat afin de suivre et d'identifier de manière concomitante l'évolution des lésions cérébrales, les déficits fonctionnels afin d'explorer les mécanismes sous-jacents au développement de la démence post-ischémique. Des rats mâles de souche Wistar ont subi une ischémie cérébrale transitoire. Ces rats sont suivis par IRM à 24 heures, 7 jours, puis 1, 2, 4 et 6 mois de post-ischémie. En parallèle de ces examens, les animaux subissent une batterie de tests comportementaux, comprenant à la fois une étude des fonctions motrices et mnésiques. Après le sacrifice, les cerveaux sont récupérés à des fins histologiques et moléculaires. Des déficits moteurs et mnésiques sont décelés durant notre étude au sein du groupe I/R. L'étude in vivo par IRM a démontré une différenciation de la lésion et du tissu associé, dès 7 jours de reperfusion ainsi que l'apparition de différentes zones d'atrophie apparaissant au niveau de l'hippocampe et du cortex entorhinal dès 1 mois post-ischémie et perdurant le long de l'étude. L'étude histologique montre une diminution significative de la surface cellulaire dans les différentes zones hippocampiques associée à une moindre expression du facteur neurotrophique BDNF qui expliquerait le phénomène d'atrophie. Ces résultats prouvent la pertinence du modèle d'étude préclinique à long terme chez le rat pour reproduire des troubles du comportement en post-AVC.

In this thesis, we analyze the bandwidth requirements of MPEG-4 AVC video traffic and then propose and evaluate the accuracy of new MPEG-4 AVC video traffic models. First, we analyze the bandwidth requirements of the videos by comparing the statistical characteristics of the different frame types. We analyze their coefficient of variability, autocorrelation, and crosscorrelation in both short and long term. The Hurst parameter is also used to investigate the long range dependence of the video traces. We then provide an insight into B-frame dropping and its impact on the statistical characteristics of the video trace. This leads us to design two algorithms that predict the size of the B-frame and the size of the group of pictures (GOP) in the short-term. To evaluate the accuracy of the prediction, a model for the error is proposed. In a broadband cable network, B-frame size prediction can be employed by a cable headend to provision video bandwidth efficiently or more importantly, reduce bit rate variability and bandwidth requirements via selective B-frame dropping, thereby minimizing buffering requirements and packet losses at the set top box. It will be shown that the model provides highly accurate prediction, in particular for movies encoded in high quality resolution. The GOP size prediction can be used to provision bandwidth. We then enhance the B-frame and GOP size prediction models using a new scene change detector metric. Finally, we design an algorithm that predicts the size of different frame types in the long-term. Clearly, a long-term prediction algorithm may suffer degraded prediction accuracy and the higher complexity may result in higher latency. However, this is offset by the additional time available for long-term prediction and the need to forecast bandwidth usage well ahead of time in order to minimize packet losses during periods of peak bandwidth demands. We also analyze the impact of the video quality and the video standard on the accuracy of the model.

Contexte : Les hémorragies intracérébrales spontanées (HIC) sont grevées d’une mortalité élevée et d’un pronostic fonctionnel sombre. Les données concernant le pronostic à long terme des HIC sont rares. L’objectif principal de ce travail était d’étudier le pronostic au long cours des HIC en les abordant par le prisme de leur histoire naturelle.Méthodes : Nos populations d’étude sont issues de la cohorte prospective PITCH (Prognosis of IntraCerebral Haemorrhage) qui est une cohorte observationnelle ayant inclus de façon consécutive tous les patients admis au CHU de Lille pour une HIC spontanée entre 2004 et 2009. Nous avons étudié (i) l’incidence de la démence de novo post HIC ainsi que les facteurs prédictifs cliniques et neuroradiologiques associés à sa survenue ; (ii) la prévalence de la sidérose superficielle corticale (SSc) et les facteurs cliniques et radiologiques associés ; (iii) les facteurs prédictifs de récidive hémorragiques.Résultats : Nous avons mis en évidence qu’il existait un risque majeur de démence de novo chez les patients survivant à une HIC. Les facteurs prédictifs de démence identifiés tels que la localisation lobaire ou la SSc suggèrent une implication directe de l’angiopathie amyloïde cérébrale. Nous avons également montré qu’au sein de notre cohorte, un patient sur cinq avait de la SSc sur l’IRM cérébrale réalisée à l’admission. La SSc apparaissait être un facteur neuroradiologique prédictif majeur de récidive hémorragique.Conclusion : Les résultats de ce travail ont un impact important dans la prise en charge des patients ayant eu une HIC spontanée et permettront d’informer de façon adéquate les patients et leurs aidants. Ils apportent des informations nouvelles sur l’évaluation du risque de récidive hémorragique et sur d’éventuelles futures cibles thérapeutiques. / Background: The low frequency of spontaneous intracerebral haemorrhage (ICH) and its high mortality rate may explain the paucity of data in long term outcomes. The main objective was to study long term prognosis of ICH through the prism of their natural history.Methods: Our study populations were based on the PITCH (Prognosis of IntraCerebral Haemorrhage) cohort which is an observational study that included consecutively adults admitted at the Lille University Hospital for spontaneous ICH between 2004 and 2009. We aimed to determine (i) the incidence of new onset dementia and its clinical and radiological predictive factors; (ii) the prevalence of cortical superficial siderosis (cSS) and its associated factors; (iii) predictive factors of recurrent ICH.Results: We showed that the risk of new onset dementia is substantial after spontaneous ICH. Predictive factors of new onset dementia such as ICH lobar location and cSS suggest the implication of underlying cerebral amyloid angiopathy. We found that one out of five patients had cSS on baseline MRI. cSS was a strong predictive factor of recurrent ICH. Conclusion: These findings are of immediate clinical relevance in the management of ICH patients and will allow to adequately inform patients and caregivers. These results may provide additional information on ICH recurrence risk assessment and may contribute to the development of future therapeutic strategies.

Recentemente, o Brasil adotou o padrão SBTVD (Sistema Brasileiro de TV Digital) para transmissão de TV digital. Este utiliza o CODEC (codificador e decodificador) de vídeo H.264/AVC, que é considerado o estado-da-arte no contexto de compressão de vídeo digital. Esta transição para o SBTVD requer o desenvolvimento de tecnologia para transmissão, recepção e decodificação de sinais, assim, o projeto Rede H.264 SBTVD foi iniciado e tem como um dos objetivos a produção de componentes de hardware para construção de um set-top box SoC (System on Chip) compatível com o SBTVD. No sentido de produzir IPs (Intellectual Property) para codificação e decodificação de vídeo digital segundo o padrão H.264/AVC, várias arquiteturas de hardware vêm sendo desenvolvidas no âmbito do projeto. Assim, o objetivo deste trabalho consiste na realização da implementação física em ASIC (Application-Specific Integrated Circuit) de algumas destas arquiteturas de hardware para decodificação de vídeo H.264/AVC, entre elas as arquiteturas parser e decodificação de entropia, predição intra-quadro e, por fim, quantização e transformadas inversas, que juntas formam uma versão funcional de um decodificador de vídeo H.264 chamado de decodificador intra-only. Além destas, também foi fisicamente implementada uma arquitetura para o módulo filtro redutor de efeito de bloco e arquiteturas para os perfis Main e High de um compensador de movimentos. Nesta dissertação de mestrado, é apresentada a metodologia de implementação standard-cells (ASIC) utilizada, assim como uma descrição detalhada de cada passo executado para se chegar ao leiaute de cada uma das arquiteturas. Também são apresentados os resultados das implementações e realizadas algumas comparações com outras implementações de arquiteturas descritas na literatura. A implementação do filtro possui 43,9K portas lógicas (equivalent-gates), 42mW de potência e possui a menor quantidade de memória interna, 12,375KB SRAM, quando comparada com outras implementações para a mesma resolução de vídeo, 1920x1080@30fps. As implementações para os perfis Main e High do compensador de movimento apresentam a melhor relação entre a quantidade de ciclos de relógio necessária para interpolar um macrobloco (MB), 304 ciclos/MB, e a quantidade de equivalent-gates de cada implementação, 98K e 102K, respectivamente. Já a implementação do decodificador H.264 intra-only possui 5KB SRAM, 11,4mW de potência e apresenta a menor quantidade de equivalent-gates, 150K, comparado com outras implementações de decodificadores H.264 com características similares. / Recently Brazil has adopted the SBTVD (Brazilian Digital Television System) for digital TV transmission. It uses the H.264/AVC video CODEC (coder and decoder), which is considered the state of the art in the context of digital video compression. This transition to the SBTVD standard requires the development of technology for transmitting, receiving and decoding signals, so a project called Rede H.264 was initiated with the objective of producing cutting edge hardware components to build a set-top box SoC (System on Chip) compatible with the SBTVD. In order to produce IPs (Intellectual Property) for encoding and decoding digital video according to the H.264/AVC standard, many hardware architectures have been developed under the project. Therefore, the objective of this work is to carry out the physical implementation flow for ASIC (Application-Specific Integrated Circuit) in some of these hardware architectures for H.264/AVC video decoding, including the architectures parser and entropy decoding, intra-prediction and inverse quantization and transforms, which together compound a working version of an H.264 video decoder called intra-only. Besides these architectures, it is also physically implemented an architecture for a deblocking filter module and architectures for motion compensation according the Main and High profiles. This master thesis presents the standard-cells (ASIC) implementation as well as a detailed description of each step necessary to outcome the layouts of each of the architecture. It also presents the results of the implementations and comparisons with other works in the literature. The implementation of the filter has 43.9K gates (equivalent-gates), 42mW of power consumption and it demands the least amount of internal memory, 12.375KB SRAM, when compared with other implementations for the same video resolution, 1920x1080@30fps. The implementations for the Main and High profiles of the motion compensator have the best relationship between the amount of required clock cycles to interpolate a macroblock (MB), 304 cycles/MB, and the equivalent-gate count of each implementation, 98K and 102K, respectively. Also, the implementation of the H.264 intra-only decoder has 5KB SRAM, 11.4 mW of power consumption and it has the least equivalent-gate count, 150K, compared with other implementations of H.264 decoders which have similar features.

O codificador aritmético binário adaptativo ao contexto adotado (CABAC – Context-based Adaptive Binary Arithmetic Coding) pelo padrão H.264/AVC a partir de perfil Main é o estado-da-arte em termos de eficiência de taxa de bits. Entretanto, o CABAC ocupa 9.6% do tempo total de processamento e seu throughput é limitado pelas dependências de dados no nível de bit (LIN, 2010). Logo, atingir os requisitos de desempenho em tempo real nos níveis mais altos do padrão H.264/AVC se torna uma tarefa árdua em software, sendo necesário então, a aceleração do CABAC através de implementações em hardware. As arquiteturas de hardware encontradas na literatura para o CABAC focam no Codificador Aritmético Binário (BAE - Binary Arithmetic Encoder) enquanto que a Binarização e Modelagem de Contextos (BCM – Binarization and Context Modeling) fica em segundo plano ou nem é apresentada. O BCM e o BAE juntos constituem o CABAC. Esta dissertação descreve detalhadamente o conjunto de algoritmos que compõem o BCM do padrão H.264/AVC. Em seguida, o projeto de uma arquitetura de hardware específica para o BCM é apresentada. A solução proposta é descrita em VHDL e os resultados de síntese mostram que a arquitetura alcança desempenho suficiente, em FPGA e ASIC, para processar vídeos no nível 5 do padrão H.264/AVC. A arquitetura proposta é 13,3% mais rápida e igualmente eficiente em área que os melhores trabalhos relacionados nestes quesitos. / Context-based Adaptive Binary Arithmetic Coding (CABAC) adopted in the H.264/AVC main profile is the state-of-art in terms of bit-rate efficiency. However, CABAC takes 9.6% of the total encoding time and its throughput is limited by bit-level data dependency (LIN, 2010). Moreover, meeting real-time requirement for a pure software CABAC encoder is difficult at the highest levels of the H.264/AVC standard. Hence, speeding up the CABAC by hardware implementation is required. The CABAC hardware architectures found in the literature focus on the Binary Arithmetic Encoder (BAE), while the Binarization and Context Modeling (BCM) is a secondary issue or even absent in the literature. Integrated, the BCM and the BAE constitute the CABAC. This dissertation presents the set of algorithms that describe the BCM of the H.264/AVC standard. Then, a novel hardware architecture design for the BCM is presented. The proposed design is described in VHDL and the synthesis results show that the proposed architecture reaches sufficiently high performance in FPGA and ASIC to process videos in real-time at the level 5 of H.264/AVC standard. The proposed design is 13.3% faster than the best works in these items, while being equally efficient in area.

Recentemente, o Brasil adotou o padrão SBTVD (Sistema Brasileiro de TV Digital) para transmissão de TV digital. Este utiliza o CODEC (codificador e decodificador) de vídeo H.264/AVC, que é considerado o estado-da-arte no contexto de compressão de vídeo digital. Esta transição para o SBTVD requer o desenvolvimento de tecnologia para transmissão, recepção e decodificação de sinais, assim, o projeto Rede H.264 SBTVD foi iniciado e tem como um dos objetivos a produção de componentes de hardware para construção de um set-top box SoC (System on Chip) compatível com o SBTVD. No sentido de produzir IPs (Intellectual Property) para codificação e decodificação de vídeo digital segundo o padrão H.264/AVC, várias arquiteturas de hardware vêm sendo desenvolvidas no âmbito do projeto. Assim, o objetivo deste trabalho consiste na realização da implementação física em ASIC (Application-Specific Integrated Circuit) de algumas destas arquiteturas de hardware para decodificação de vídeo H.264/AVC, entre elas as arquiteturas parser e decodificação de entropia, predição intra-quadro e, por fim, quantização e transformadas inversas, que juntas formam uma versão funcional de um decodificador de vídeo H.264 chamado de decodificador intra-only. Além destas, também foi fisicamente implementada uma arquitetura para o módulo filtro redutor de efeito de bloco e arquiteturas para os perfis Main e High de um compensador de movimentos. Nesta dissertação de mestrado, é apresentada a metodologia de implementação standard-cells (ASIC) utilizada, assim como uma descrição detalhada de cada passo executado para se chegar ao leiaute de cada uma das arquiteturas. Também são apresentados os resultados das implementações e realizadas algumas comparações com outras implementações de arquiteturas descritas na literatura. A implementação do filtro possui 43,9K portas lógicas (equivalent-gates), 42mW de potência e possui a menor quantidade de memória interna, 12,375KB SRAM, quando comparada com outras implementações para a mesma resolução de vídeo, 1920x1080@30fps. As implementações para os perfis Main e High do compensador de movimento apresentam a melhor relação entre a quantidade de ciclos de relógio necessária para interpolar um macrobloco (MB), 304 ciclos/MB, e a quantidade de equivalent-gates de cada implementação, 98K e 102K, respectivamente. Já a implementação do decodificador H.264 intra-only possui 5KB SRAM, 11,4mW de potência e apresenta a menor quantidade de equivalent-gates, 150K, comparado com outras implementações de decodificadores H.264 com características similares. / Recently Brazil has adopted the SBTVD (Brazilian Digital Television System) for digital TV transmission. It uses the H.264/AVC video CODEC (coder and decoder), which is considered the state of the art in the context of digital video compression. This transition to the SBTVD standard requires the development of technology for transmitting, receiving and decoding signals, so a project called Rede H.264 was initiated with the objective of producing cutting edge hardware components to build a set-top box SoC (System on Chip) compatible with the SBTVD. In order to produce IPs (Intellectual Property) for encoding and decoding digital video according to the H.264/AVC standard, many hardware architectures have been developed under the project. Therefore, the objective of this work is to carry out the physical implementation flow for ASIC (Application-Specific Integrated Circuit) in some of these hardware architectures for H.264/AVC video decoding, including the architectures parser and entropy decoding, intra-prediction and inverse quantization and transforms, which together compound a working version of an H.264 video decoder called intra-only. Besides these architectures, it is also physically implemented an architecture for a deblocking filter module and architectures for motion compensation according the Main and High profiles. This master thesis presents the standard-cells (ASIC) implementation as well as a detailed description of each step necessary to outcome the layouts of each of the architecture. It also presents the results of the implementations and comparisons with other works in the literature. The implementation of the filter has 43.9K gates (equivalent-gates), 42mW of power consumption and it demands the least amount of internal memory, 12.375KB SRAM, when compared with other implementations for the same video resolution, 1920x1080@30fps. The implementations for the Main and High profiles of the motion compensator have the best relationship between the amount of required clock cycles to interpolate a macroblock (MB), 304 cycles/MB, and the equivalent-gate count of each implementation, 98K and 102K, respectively. Also, the implementation of the H.264 intra-only decoder has 5KB SRAM, 11.4 mW of power consumption and it has the least equivalent-gate count, 150K, compared with other implementations of H.264 decoders which have similar features.

O codificador aritmético binário adaptativo ao contexto adotado (CABAC – Context-based Adaptive Binary Arithmetic Coding) pelo padrão H.264/AVC a partir de perfil Main é o estado-da-arte em termos de eficiência de taxa de bits. Entretanto, o CABAC ocupa 9.6% do tempo total de processamento e seu throughput é limitado pelas dependências de dados no nível de bit (LIN, 2010). Logo, atingir os requisitos de desempenho em tempo real nos níveis mais altos do padrão H.264/AVC se torna uma tarefa árdua em software, sendo necesário então, a aceleração do CABAC através de implementações em hardware. As arquiteturas de hardware encontradas na literatura para o CABAC focam no Codificador Aritmético Binário (BAE - Binary Arithmetic Encoder) enquanto que a Binarização e Modelagem de Contextos (BCM – Binarization and Context Modeling) fica em segundo plano ou nem é apresentada. O BCM e o BAE juntos constituem o CABAC. Esta dissertação descreve detalhadamente o conjunto de algoritmos que compõem o BCM do padrão H.264/AVC. Em seguida, o projeto de uma arquitetura de hardware específica para o BCM é apresentada. A solução proposta é descrita em VHDL e os resultados de síntese mostram que a arquitetura alcança desempenho suficiente, em FPGA e ASIC, para processar vídeos no nível 5 do padrão H.264/AVC. A arquitetura proposta é 13,3% mais rápida e igualmente eficiente em área que os melhores trabalhos relacionados nestes quesitos. / Context-based Adaptive Binary Arithmetic Coding (CABAC) adopted in the H.264/AVC main profile is the state-of-art in terms of bit-rate efficiency. However, CABAC takes 9.6% of the total encoding time and its throughput is limited by bit-level data dependency (LIN, 2010). Moreover, meeting real-time requirement for a pure software CABAC encoder is difficult at the highest levels of the H.264/AVC standard. Hence, speeding up the CABAC by hardware implementation is required. The CABAC hardware architectures found in the literature focus on the Binary Arithmetic Encoder (BAE), while the Binarization and Context Modeling (BCM) is a secondary issue or even absent in the literature. Integrated, the BCM and the BAE constitute the CABAC. This dissertation presents the set of algorithms that describe the BCM of the H.264/AVC standard. Then, a novel hardware architecture design for the BCM is presented. The proposed design is described in VHDL and the synthesis results show that the proposed architecture reaches sufficiently high performance in FPGA and ASIC to process videos in real-time at the level 5 of H.264/AVC standard. The proposed design is 13.3% faster than the best works in these items, while being equally efficient in area.

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A Avaliação do Ciclo de Vida (ACV) é uma ferramenta da gestão ambiental que identifica os aspectos ambientais e avalia os impactos ambientais associados aos produtos, durante todo o seu ciclo de vida, em outras palavras, do berço ao túmulo. O ciclo de vida inicia-se quando todos os recursos requeridos (sejam eles materiais ou energéticos) para a manufatura de determinado produto são extraídos da natureza e finaliza-se após o cumprimento da função pelo produto, retornando ao meio ambiente. Devido à quantidade de dados que necessita ser coletada, um estudo de Avaliação do Ciclo de Vida somente torna-se viável caso exista a disponibilidade de um banco de dados nacional constituído por inventários do ciclo de vida dos principais insumos empregados pela sociedade - matérias primas, energia, etc. Estes inventários possuem caráter de regionalidade e representatividade, podendo tornar novos estudos mais completos, confiáveis e fáceis de serem concluídos. A ACV vem assumindo uma importância a nível global, o Brasil vem se aprimorando na capacitação e uso desta técnica. O GP2 - Grupo de Prevenção da Poluição do Departamento de Engenharia Química da Escola Politécnica da USP, tem como seu principal objetivo a contribuição para o aprimoramento de recursos humanos necessários e consolidação do uso da ACV no Brasil. Desse modo, as atividades do GP2 têm se concentrado na construção de um banco de dados que deve ser adequado, obrigatoriamente, às condições regionais. O presente estudo está inserido nessa linha de pesquisa e tem como propósito a elaboração do Inventário do Ciclo de Vida (ICV) para o papel offset produzido no Brasil. O papel offset pertence a categoria de papéis de imprimir e, atualmente, representa o tipo de papel mais produzido no país. O resultado deste estudo consiste em um inventário consolidado dos aspectos ambientais considerados significativos para a produção da madeira, a extração da celulose, a fabricação do papel offset e outros subsistemas associados, sob as condições tecnológicas típicas dominantes no Brasil. A qualidade do estudo está intrinsecamente ligada à cadeia produtiva do papel offset, que se baseou primordialmente em dados primários. Os resultados do estudo mostraram-se coerentes com um estudo parcial realizado no Chile. Uma análise mais apurada para os resultados encontrados no estudo, com base em pesquisas internacionais, não se fez necessária, considerando as diferenças tecnológicas e de matérias-primas empregadas no ciclo de vida do papel de outros países. / The Life Cycle Assessment (LCA) is a tool for the environmental management which identifies its aspects and evaluates its environmental impacts related to the products during its whole life cycle. In other words, a cycle that goes from cradle to grave. The life cycle begins when all the required resources (material or energetic) to manufacture a certain product are extracted from the nature and it ends after accomplishing its function, returning to the environment. Due to the amount of data to be collected, a study of the life cycle assessment is only viable in case there is a national data base available formed by inventories of the main input used by the society, such as raw material, energy, and so on. These inventories have a regional and representative character, allowing new studies to be fuller, more reliable and easier to be concluded. The LCA has taken on a world wise importance. Brazil has been improving its competence and usage of such technique. The GP2 - Preventing Pollution Group from the Chemical Engineering Department of Escola Politécnica at USP - has as its primal objective the contribution to an improvement of necessary Human Resources and the consolidation of the LCA usage. In this manner, GP2 activities have to be focused on a data base construction, which should be compulsorily adequate to the regional conditions. The present study is inserted in such line of research and has as its purpose the elaboration on a Life Cycle Inventory (LCI) for the offset paper made in Brazil. The offset paper belongs to the printing paper category and, lately, represents the most used type of paper in this country. The result of such study consists in a solid inventory of the environmental aspects considered meaningful for wood production, cellulose extraction, offset paper manufacture and other related subsystems under typical predominant technological conditions in Brazil. The quality of this study is significantly related to the production chain of the offset paper, which was based mainly on primary data. The results of this study showed to be coherent to the ones achieved in a Chilean study, even though they were partial results. A more refined analysis on the pursued results in the study, based on international researches, isn't necessary, considering the technological differences and raw material used in the paper life cycle in other countries.