L'objectif principal de cette thèse est l'étude de la fiabilité des cartes électroniques. Ces cartes sont utilisées dans plusieurs domaines, tels que l’industrie automobile, l’aéronautique, les télécommunications, le secteur médical, ..., etc. Elles assurent toutes les fonctions nécessaires au bon fonctionnement d’un système électronique. Les cartes électroniques subissent diverses sollicitations (mécaniques, électriques et thermiques) durant la manipulation et la mise en service. Ces sollicitations sont dues aux chutes, aux vibrations et aux variations de température. Elles peuvent causer la rupture des joints de brasage des composants électroniques. Cette rupture entraine la défaillance du système électronique complet. Les objectifs de ce travail sont: - Développer un modèle numérique pour la simulation du drop-test d’une carte électronique ; - Prédire la durée de vie en fatigue des joints de brasure en tenant compte des incertitudes des diverses variables ; - Développer une méthode d’optimisation fiabiliste pour déterminer la géométrie optimale qui assure un niveau cible de fiabilité d’une carte électronique ; - Application d’une nouvelle méthode hybride d’optimisation pour déterminer la géométrie optimale d’une carte électronique et d’un joint de brasure. Cette thèse a donné lieu à deux publications dans une revue indexée, et deux projets de publication et quatre communications dans des manifestations internationales. / The main objective of this thesis is to study the electronics’ cards reliability. These cards are used in many fields, such as automotive, aerospace, telecommunications, medical. They provide all necessary electronic functions for well functioning of an electronic system. Electronic cards are undergoing various extreme stresses (mechanical, electrical, and thermal) when handling and commissioning. These stresses are due to drops, vibration and temperature variations. They may cause solder joints failures’ of electronic components. This may causes the failure of the entire electronic system. The objectives of this work are: To develop a numerical model to simulate the drop test of an electronic card; To predict the fatigue life of solder joints in uncertain environment of the variables; To develop a reliability-optimization method to determine the optimal geometry providing a targeted reliability level of an electronic card; To apply a new hybrid optimization method in order to determine the optimal geometry both of an electronic card and a solder joint.

L'identification de gènes responsables d'anomalies du développement passe par des approches de clonage positionnel parmi lesquelles la caractérisation moléculaire d'anomalies chromosomiques. La cartographie précise de réarrangements chromosomiques permet de mieux cerner des gènes candidats impliqués dans les maladies génétiques, grâce à l'utilisation d'outils de cytogénétique et de biologie moléculaire. L'array-CGH a ainsi conduit à identifier des microremaniements chromosomiques jusqu'alors inconnus et à préciser les gènes candidats dans les affections étudiées.Nous présentons dans une première partie, les résultats de la cartographie et de la caractérisation moléculaire de deux anomalies microcytogénétiques associées à un retard mental, une délétion 20q13.33 et une délétion 21q22. Ces données ont contribué à la sélection de gènes candidats et à améliorer la prise en charge clinique et le conseil génétique.Par ailleurs, la caractérisation moléculaire d'une translocation réciproque t(3;18)(p12.3;q23) de novo associée à une dystonie précoce généralisée avec retard de développement a été réalisée. Le gène ROBO1 impliqué dans le guidage axonal s'est révélé interrompu. Des explorations complémentaires ont été conduites (array-CGH, étude de l'ARN, étude protéique, migration cellulaire et séquençage du gène ROBO1 chez d'autres patients avec une dystonie syndromique) afin de mieux cerner les conséquences de cette anomalie sur la survenue de cette dystonie syndromique. Les résultats de ces études soulignent les difficultés d'interprétation liées à la découverte de tels réarrangements et la nécessité d'apporter la preuve de leur implication dans le phénotype observé par des moyens appropriés / Positional candidate gene approach and molecular characterization of chromosomal abnormalities can elucidate the genetic basis of many human developmental diseases. Mapping of such rearrangements allows the identification of disease candidate genes by using cytogenetic and molecular biology approaches. Array-CGH serves the critical need for identification of causal genes related to disease by detection of unknown chromosomal imbalances.We report here the results of mapping and molecular characterization of two unbalanced chromosomal rearrangements related to mental retardation : 20q13.33 and 21q21 deletions. This study led to candidate genes identification and contributed to improve clinical monitoring and genetic counseling.Moreover, the breakpoints characterization of a balanced de novo translocation t(3;18)(p12.3;q23) associated with an early-onset generalized dystonia and developmental delay revealed the disruption of ROBO1, a gene mediating axone guidance. Additional analysis including array-CGH, RNA and protein analysis, leukocyte chemotaxis and search for ROBO1 mutations in 20 independent patients with syndromic dystonia were performed in order to evaluate the correlation beetween ROBO1 disruption and dystonia. The results presented here underline the difficulties in elucidating the role of such rearrangements, and the need to provide further evidences in defining their involvment in the development of a genetic disease

La modélisation de cartes génomiques, qui sont un outil indispensable aux biologistes moléculaires, pose de nombreux problémes de représentation et de traitement. Les premiers proviennent de l'existence de plusieurs descriptions des entités du génome, les seconds de la complexité algorithmique de la construction des cartes, ajoutée à la nécessité de pouvoir traiter les incohérences issues des expériences. Ce travail s'attache dans un premier temps à préciser la notion de carte grâce à une formalisation qui spécifie comment sont construites les cartes génomiques et quelles sont les relations entre les entités qui y apparaissent. Celle-ci est ensuite implémentée dans un système de représentation de connaissances par objets. Dans un second temps, un algorithme de construction de cartes à partir de la description des relations entre les entités qui les constituent est proposé. Cet algorithme s'appuie sur des techniques de raisonnement temporel et intègre des informations aussi bien qualitatives que quantitatives. Son implémentation a été réalisée à partir d'un logiciel de raisonnement temporel et valide la généricité de la démarche qui peut profiter de tous les progrès dans ce domaine de façon quasi-immédiate. Les spécifications d'un générateur d'interfaces cartographiques sont également présentées ; à la différence des systèmes existants, ce générateur n'est pas restreint à une seule interface cartographique ad hoc mais constitue une boite à outils permettant de construire soi-même son interface cartographique personnalisée.

Les circuits à haut technologie d'aujourd'hui requièrent toujours plus de services et de sécurité. Le marché correspondant est orienté vers de la reconfigurabilité. Dans cette thèse je propose une nouvelle solution de coprocesseur cryptographique multi-algorithmes, appelé Celator. Celator est capable de crypter et décrypter des blocs de données en utilisant des algorithmes cryptographiques à clé symétrique tel que l'Advanced Encryption Standard (AES) ou le Data Encryption Standard (DES). De plus, Celator permet de hacher des données en utilisant le Secure Hash Algorithm (SHA). Ces algorithmes sont implémentés de façon matérielle ou logicielle dans les produits sécurisés. Celator appartient à la classe des implémentations matérielles flexibles, et permet à son utilisateur, sous certaines conditions, d'exécuter des algorithmes cryptographiques standards ou propriétaires.<br /><br />L'architecture de Celator est basée sur un réseau systolique de 4x4 Processing Elements, nommé réseau de PE, commandé par un Contrôleur réalisé avec une Machine d'États Finis (FSM) et une mémoire locale.<br /><br />Cette thèse présente l'architecture de Celator, ainsi que les opérations de base nécessaires pour qu'il exécute AES, DES et SHA. Les performances de Celator sont également présentées, et comparées à celles d'autres circuits sécurisés.

La segmentation est un processus visant à extraire des objets présents dans une image. La plupart des méthodes de segmentation développées jusqu'à présent sont dévolues à une classe d'images particulière (photo satellite, image IRM, etc.). De plus l'information colorimétrique contenue dans les images est insuffisamment prise en compte. Le but de ce travail est de remédier à ces deux limitations. Nous proposons deux méthodes permettant d'extraire des informations pertinentes à partir d'ensembles de couleurs. Nous proposons de plus plusieurs méthodes de segmentation basés sur les cartes planaires et sur une représentation des régions par frontières inter-pixels. Ces méthodes sont très générales et utilisent un environnement de programmation permettant de développer rapidement des logiciels de segmentation.

Ce travail de thèse s'articule autour la résolution des structures cristallines par diffraction des rayons X et neutrons sur poudres en utilisant les méthodes d'optimisation globale. Le premier sujet concerne les phénomènes d'ordre-désordre observés dans certains solides moléculaires organiques de type globulaire. Le deuxième est centré sur la famille des neuropeptides opiacés. Ces neurotransmetteurs régulent, au sein du système nerveux central, les fonctions sensitives telles que la douleur et la respiration. Le but de notre étude était de déterminer la structure cristalline de la Leu-enkephaline, sous sa forme complète ou fragmentée. Enfin, le troisième sujet d'étude est la localisation d'une molécule de benzène adsorbée sur des zéolithes X au sodium de structure déjà connue. Ce résultat a été obtenu par simulation et l'utilisation de cartes d'entropie maximale.

La détention et l'usage des instruments de paiement se sont considérablement développés dans les pays industrialisés. Le succès des cartes de paiement peut s'expliquer par la présence de systèmes de paiement interbancaires, comme "Visa" ou "MasterCard", organisant les interactions entre la banque du porteur, l'émetteur, et la banque du commerçant, l'acquéreur. Cette thèse s'intéresse à un mécanisme d'allocation des coûts particulier pratiqué par les plates-formes de paiement: les interchanges. On appelle "interchange" la subvention versée par la banque du commerçant à la banque du porteur à chaque fois qu'un consommateur utilise sa carte de paiement. En faisant baisser le prix payé par le consommateur pour une transaction, les interchanges contribuent à encourager l'usage des cartes de paiement au détriment des espèces. La thèse s'articule autour de deux problématiques. La première problématique concerne l'effet des interchanges sur les investissements des acteurs des systèmes de paiement par carte. La seconde problématique traite de l'impact des interchanges sur la substitution entre la carte de paiement et les espèces. Dans le premier chapitre de la thèse, nous effectuons une analyse empirique de l'industrie des cartes de paiement en France et en Europe. Dans le second chapitre de la thèse, nous construisons un modèle théorique destiné à présenter les résultats de la littérature sur les interchanges. Dans le troisième chapitre, nous abordons la question de l'influence des interchanges sur les investissements des banques pour améliorer la qualité du service de paiement, et sur les investissements des commerçants pour contourner la plate-forme, en émettant des cartes privatives. Dans le quatrième chapitre de la thèse, nous traitons de l'impact des interchanges sur les mécanismes de substitution entre la carte et les espèces.

Le problème abordé dans cette thèse concerne le test de cartes mixtes en maintenance. Dans le domaine du test matériel, de nombreuses méthodes et outils de test existent, ciblant principalement le test de circuits en phase de conception et de production. Peu d'intérêt a été porté jusqu'à présent au test de cartes mixtes en phase de maintenance. Pourtant, certains systèmes comme par exemple les systèmes militaires doivent rester opérationnels pendant plusieurs décennies. Il est alors important de s'assurer que les fonctionnalités des cartes électroniques composant ces systèmes ne se dégradent pas au cours du temps. D'autre part, lorsqu'une carte est en panne, une aide au diagnostic s'avère précieuse lorsqu'il faut réparer. Nous proposons une méthodologie de test fonctionnel adaptée au contexte de la maintenance. Cette méthodologie permet une modélisation fonctionnelle uniforme des composants analogiques, numériques et mixtes de la carte à tester et est flexible vis-à-vis de la quantité d'informations disponibles sur la carte. La génération des données de test est pilotée par des stratégies de test globales (bien adaptées à la maintenance préventive) ou locales (plus appropriées dans le cas de la maintenance corrective). L'expertise et les pratiques industrielles des ingénieurs de test en maintenance, qui sont indispensables, sont prises en compte par la méthodologie sous la forme de modèles de test et de tactiques de test qui précisent le processus de génération des données de test. La méthodologie proposée est implantée dans un outil prototype en utilisant la programmation logique par contraintes, et son application sur quelques exemples de cartes mixtes est discutée.

Une carte combinatoire est un modèle topologique qui permet de représenter les subdivisions de l'espace en cellules et les relations d'adjacences et d'incidences entre ces cellules en n dimensions. Cette structure de données est de plus en plus utilisée en traitement d'images, mais elle manque encore d'outils pour les analyser. Notre but est de définir de nouveaux outils pour les cartes combinatoires nD. Nous nous intéressons plus particulièrement à l'extraction de sous-cartes fréquentes dans une base de cartes. Nous proposons deux signatures qui sont également des formes canoniques de cartes combinatoires. Ces signatures ont chacune leurs avantages et leurs inconvénients. La première permet de décider de l'isomorphisme entre deux cartes en temps linéaire, en contrepartie le coût de stockage en mémoire est quadratique en la taille de la carte. La seconde signature a un coût de stockage en mémoire linéaire en la taille de la carte, cependant le temps de calcul de l'isomorphisme est quadratique. Elles sont utilisables à la fois pour des cartes connexes, non connexes, valuées ou non valuées. Ces signatures permettent de représenter une base de cartes combinatoires et de rechercher un élément de manière efficace. De plus, le temps de recherche ne dépend pas du nombre de cartes présent dans la base. Ensuite, nous formalisons le problème de recherche de sous-cartes fréquentes dans une base de cartes combinatoires nD. Nous implémentons deux algorithmes pour résoudre ce problème. Le premier algorithme extrait les sous-cartes fréquentes par une approche en largeur tandis que le second utilise une approche en profondeur. Nous comparons les performances de ces deux algorithmes sur des bases de cartes synthétiques. Enfin, nous proposons d'utiliser les motifs fréquents dans une application de classification d'images. Chaque image est décrite par une carte qui est transformée en un vecteur représentant le nombre d'occurrences des motifs fréquents. À partir de ces vecteurs, nous utilisons des techniques classiques de classification définies sur les espaces vectoriels. Nous proposons des expérimentations en classification supervisée et non supervisée sur deux bases d'images.

La dernière génération de cartes à puce permet le téléchargement d'applications après leur mise en circulation. Outre les problèmes que cela implique, cette capacité d'extension applicative reste encore aujourd'hui bridée par un espace de stockage adressable restreint. La thèse défendue dans ce mémoire est qu'il est possible d'exécuter efficacement des applications stockées dans la mémoire non-adressable des cartes à puce, disponible en plus grande quantité, et ce, malgré ses temps de latences très longs, donc peu favorables a priori à l'exécution de code. Notre travail consiste d'abord à étudier les forces et faiblesse de la principale réponse proposée par l'état de l'art qu'est un cache. Cependant, dans notre contexte, il ne peut être implémenté qu'en logiciel, avec alors une latence supplémentaire. De plus, ce cache doit respecter les contraintes mémoires des cartes à puce et doit donc avoir une empreinte mémoire faible. Nous montrons comment et pourquoi ces deux contraintes réduisent fortement les performances d'un cache, qui devient alors une réponse insuffisante pour la résolution de notre challenge. Nous appliquons notre démonstration aux caches de code natif, puis de code et méta-données Java et JavaCard2. Forts de ces constats, nous proposons puis validons une solution reposant sur une pré-interprétation de code, dont le but est à la fois de détecter précocement les données manquantes en cache pour les charger à l'avance et en parallèle, mais aussi grouper des accès au cache et réduire ainsi l'impact de son temps de latence logiciel, démontré comme son principal coût. Le tout produit alors une solution efficace, passant l'échelle des cartes à puce.