Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Este trabalho apresenta o estudo de transistores de tunelamento controlados por efeito de campo, denominados TFETs. Foram realizadas análises com base em explicações teóricas, simulações numéricas e medidas experimentais para demonstrar a viabilidade do uso desta tecnologia em blocos de circuitos fundamentais, atuando como alternativa para permitir o contínuo escalamento de dispositivos. A motivação para o uso de transistores com corrente principal resultante do tunelamento de banda para banda consiste na proposta de superar o limite físico de inclinação de sublimiar da tecnologia CMOS convencional de 60 mV/década sob temperatura ambiente. Afinal, esta limitação impede a redução na tensão de alimentação de circuitos e, consequentemente, apresenta crescentes problemas quanto à dissipação de potência. Com este objetivo, foram realizadas simulações numéricas de diversas geometrias alternativas visando atenuar as características indesejáveis dos TFETs, como a corrente ambipolar e a relativamente baixa relação ION/IOFF. Inicialmente foram definidos os modelos necessários para representar adequadamente os fenômenos relevantes sob variação de temperatura e é definida uma estrutura capaz de minimizar os efeitos da ambipolaridade. Posteriormente, medidas experimentais foram utilizadas para calibrar as simulações e estudar o efeito da temperatura e do dimensionamento no funcionamento de dispositivos desta tecnologia. Comparando resultados práticos e simulados, nota-se como uma redução no comprimento de porta, com a consequente inserção de uma subposição (underlap) em relação à junção canal/dreno, e uma diminuição na temperatura permitem a obtenção de valores promissores de inclinação de sublimiar e de relação ION/IOFF. Com base nestes resultados individuais, foram projetados circuitos básicos de aplicações analógicas, notadamente espelho de corrente e par diferencial, para a avaliação da viabilidade de duas diferentes estruturas de transistores de tunelamento. Foram realizadas medidas experimentais e simulações numéricas de ambos os circuitos com variações nas condições de polarização, na situação de descasamento entre os dispositivos e na temperatura de operação. O impacto em parâmetros fundamentais dos circuitos estudados, como a tensão de conformidade, a razão de espelhamento de corrente e o ganho de tensão diferencial, foi comparado para estruturas de tunelamento pontual (Point TFET), de tunelamento em linha (Line TFET) e de FinFETs. Em relação aos circuitos de espelhos de corrente, observou-se alta tensão de conformidade e baixa dependência com a temperatura para os circuitos com transistores de tunelamento. O Point TFET ainda apresentava a vantagem adicional da baixa susceptibilidade ao descasamento do comprimento de canal, porém com a desvantagem da baixa magnitude da corrente de referência quando comparado ao espelho com Line TFETs ou FinFETs. Já no caso de pares diferenciais, a maior tensão de conformidade foi obtida com FinFETs, enquanto os transistores de tunelamento apresentaram em comum a não degradação do ganho com a temperatura. Novamente o circuito com Point TFETs apresentou melhor resultado quando houve descasamento, enquanto que as outras duas tecnologias foram superiores quando ao ganho de tensão diferencial. Dessa forma, foram propostas equações generalizadas para os parâmetros fundamentais de ambos os circuitos para as 3 tecnologias. De modo geral, foi possível validar, portanto, a viabilidade de transistores de tunelamento para a obtenção de dispositivos com bons parâmetros individuais e com bons impactos em circuitos analógicos fundamentais, reforçando a importância desta promissora tecnologia. / This works presents the study of tunneling field effect transistors, namely TFETs. Analyses have been performed based on theoretical explanations, numerical simulations and experimental data in order to show this technology suitability as part of basic circuit blocks, being an important alternative for the continuous devices scaling. The basic idea of making use of band-to-band tunneling as the main current component comes from the possibility of reaching sub-60 mV/decade subthreshold slopes at room temperature, differently from conventional CMOS devices. After all, this physical limitation causes relevant power dissipation issues, since it requires relatively high power supply voltages. Bearing this objective, numerical simulations of several alternative geometries have been performed in order to tackle TFETs disadvantages, such as the undesirable ambipolar currents and the low ION/IOFF ratio. At first, it was necessary to choose the most appropriate models to take into consideration the relevant phenomena under temperature variation and to define the physical structure in order to minimize ambipolar effects. After these analyses, experimental data have been used to calibrate simulation parameters and to study how temperature and physical dimensions affect the performance of devices based on this technology. Comparing experimental and simulated results, it was possible to notice that when the structure is designed with gate underlap related to channel/drain junction and the temperature decreases, it was possible to obtain promising values for subthreshold slope and ION/IOFF ratio. Based on the analyses of these individual results, basic analog circuits have been designed, namely current mirror and differential pair, so that two different tunneling devices structures have been highlighted. Experimental measurements and numeric simulations have been performed for both circuits, under different conditions in terms of bias voltages, channel length mismatch and operation temperature. The impact on fundamental circuit parameters, such as compliance voltage, current mirroring ratio and differential voltage gain, has been compared for circuits designed with Point TFETs, Line TFETs and FinFETs. Regarding current mirror circuits, the obtained results revealed higher values of compliance voltage and lower susceptibility to the temperature for circuits designed with tunneling transistors. In addition, Point TFETs provided the lowest susceptibility to channel length mismatch, but also the worst values of reference currents, when compared to circuits with Line TFETs and FinFETs. Following the same procedure for differential pair, higher compliance voltage was obtained for FinFETs, while both tunneling transistors structures presented better behavior for differential voltage gain susceptibility to temperature variation. Once more, pairs with Point TFETs showed the best performance in terms of channel length mismatch, but the worst magnitude of differential voltage gain. This way, general equations have been proposed to model relevant parameters for the circuits designed with each technology. From an overall point of view, it was possible to support the suitability of optimizing tunneling transistors in order to obtain devices with favorable individual parameters and positive impacts on essential analog circuits, reassuring the relevance of this promising technology.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.

Este trabalho apresenta o estudo do desempenho analógico do transistor SOI MOSFET com tensão de limiar dinamicamente variável (DTMOS). Esse dispositivo é fabricado em tecnologia SOI parcialmente depletado (PD). A tensão de limiar desta estrutura varia dinamicamente porque a porta do transistor está curto-circuitada com o canal do mesmo, melhorando significativamente suas características elétricas quando comparadas aos transistores PD SOI MOSFET convencionais. Entre as características principais desse dispositivo, pode-se citar a inclinação de sublimiar praticamente ideal (60 mV/dec), devido ao reduzido efeito de corpo, resultando num aumento significativo da corrente total que corresponde à soma da corrente do transistor principal com a corrente do transistor bipolar parasitário inerente à estrutura. Diversas simulações numéricas bidimensionais, utilizando o simulador ATLAS, foram executadas a fim de se obter um melhor entendimento do dispositivo DTMOS, quando comparado com o SOI convencional. As características elétricas analisadas através da simulação numérica bidimensional apresentam a corrente de dreno em função da polarização da porta considerando VD baixo e alto (25 mV e 1V). O canal teve uma variação de 1 até 0,15 µm. Através dessas simulações foram obtidos as principais características elétricas e parâmetros analógicos para estudo do DTMOS em comparação com o SOI convencional como: transcondutância (gm), tensão de limiar (VTH), inclinação de sublimiar (S). Considerando a polarização de dreno em 1V foi obtido a transcondutância e a inclinação de sublimiar. Na etapa seguinte foi feito simulações para obter as curvas características de IDS x VDS, onde a tensão aplicada na porta variou de 0 a 200 mV (VGT), onde se obteve a tensão Early (VEA), a condutância de saída (gD) dos dispositivos, bem como o ganho intrínseco de tensão DC (AV) e a freqüência de ganho unitário (fT). Os resultados experimentais foram realizados em duas etapas: na primeira, extraíram-se todas as curvas variando o comprimento do canal (L) de 10 à 0,15 µm e na segunda, manteve-se um valor fixo do comprimento do canal (10 µm), variando somente a largura do canal (W) entre 10 e 0,8 µm, para identificar quais seriam os impactos nos resultados. A relação da transcondutância pela corrente de dreno do DTMOS foi 40 V-1 na média, independentemente do comprimento do canal e observou-se um aumento de 14 dB no ganho intrínseco quando usado o comprimento de canal de 0,22 µm, em comparação com SOI convencional. Foi verificado uma melhora na performance dos parâmetros analógicos do DTMOS quando comparado com o PDSOI e têm sido muito utilizado em aplicações de baixa tensão e baixa potência. / This work presents the study of analog performance parameters of PDSOI (Partially-depleted) transistor in comparison with a Dynamic Threshold MOS transistor (DTMOS). The DTMOS is a partially-depleted device with dynamic threshold voltage. This variation of threshold voltage is obtained when the gate is connected to the silicon film (channel) of the PDSOI device, improving the electrical characteristics of a conventional SOI. The characteristics of this device is an ideal subthreshold slope (60mV/dec), due to the reduced body effect and improved current drive. When the gate voltage increases in DTMOS (body tied to gate), there is a body potential increase, which results in a higher drain current due to the sum of the MOS current with the bipolar transistor (BJT) one. Several two-dimensional numerical simulations were done with the ATLAS Simulator to obtain a better knowledge of DTMOS device to compare with PDSOI. The electrical characteristics analyzed through two-dimensional numerical simulations are the drain current as a function of (VGS) with drain bias fixed at 25 mV and 1 V. The channel length varied from 10 to 1 um. Through these simulations the main electrical characteristics and the analog performance parameters were obtained of DTMOS in comparison with conventional SOI, as: transconductance (gm), threshold (VTH) voltage, and subthreshold slope (S). Considering the drain bias of 1V, transconductance and subthreshold voltage were obtained. In the next step, the characteristics curves of drain current (IDS) as a function of (VDS), where the gate bias varied from 0 to 200 mV of (VGT), to obtain the Early voltage (VEA) and output conductance (gD), the intrinsic gain DC (AV) and a unit-gain frequency to both devices were simulated. The experimental results were measured in two steps: in the first step all electrical characteristics and parameters considering a channel length (L) variation were obtained and in the second step a channel length was fixed and varied the width (W) was varied to study if this variation had any effects on the results. The gm/IDS ratio of DTMOS was 40 V-1 , independent of channel length and a increase of 14 dB in intrinsic gain, when using a channel length of 0,22 µm, compared with the conventional SOI was obtained. Improvement was observed in the performance of analog parameters when compared whit conventional SOI and DTMOS has been widely used in Low-Power- Low-Voltage applications.

Esse trabalho está baseado na investigação dos detectores de falhas aplicando classificadores de classe única. As falhas a serem detectadas são relativas ao estado de funcionamento de cada componente do circuito, especificamente de suas tolerâncias (falha paramétrica). Usando a função de transferência de cada um dos circuitos são gerados e analisados os sinais de saída com os componentes dentro e fora da tolerância. Uma função degrau é aplicada à entrada do circuito, o sinal de saída desse circuito passa por uma função diferenciadora e um filtro. O sinal de saída do filtro passa por um processo de redução de atributos e finalmente, o sinal segue simultaneamente para os classificadores multiclasse e classe única. Na análise são empregados ferramentas de reconhecimento de padrões e de classificação de classe única. Os classficadores multiclasse são capazes de classificar o sinal de saída do circuito em uma das classes de falha para o qual foram treinados. Eles apresentam um bom desempenho quando as classes de falha não possuem superposição e quando eles não são apresentados a classes de falhas para os quais não foram treinados. Comitê de classificadores de classe única podem classificar o sinal de saída em uma ou mais classes de falha e também podem classificá-lo em nenhuma classe. Eles apresentam desempenho comparável ao classificador multiclasse, mas também são capazes detectar casos de sobreposição de classes de falhas e indicar situações de falhas para os quais não foram treinados (falhas desconhecidas). Os resultados obtidos nesse trabalho mostraram que os classificadores de classe única, além de ser compatível com o desempenho do classificador multiclasse quando não há sobreposição, também detectou todas as sobreposições existentes sugerindo as possíveis falhas. / This work deals with the application of one class classifiers in fault detection. The faults to be detected are related parametric faults. The transfer function of each circuit was generated and the outputs signals with the components in and out of tolerance were analyzed. Pattern recognition and one class classifications tools are employed to perform the analysis. The multiclass classifiers are able to classify the circuit output signal in one of the trained classes. They present a good performance when the fault classes do not overlap or when they are not presented to fault classes that were not presented in the training. The one class classifier committee may classify the output signal in one or more fault classes and may also classify them in none of the trained class faults. They present comparable performance to multiclass classifiers, but also are able to detect overlapping fault classes and show fault situations that were no present in the training (unknown faults).

Neste trabalho o teste de dispositivos analógicos programáveis é abordado. Diversas metodologias de teste analógico existentes são estudadas e algumas delas são utilizadas nas estratégias desenvolvidas. Dois FPAAs (Field Programmable Analog Arrays) comerciais de fabricantes e modelos distintos são utilizados para validar as estratégias de teste propostas. O primeiro dispositivo estudado é um FPAA de tempo contínuo (capaz de implementar circuitos contínuos no tempo) da Lattice Semiconductors. Tal dispositivo é marcado pela característica estrutural de sua programabilidade. Por esta razão, a estratégia a ele aplicada é baseada em um método de teste também estrutural, conhecido como OBT (Oscillation-Based Test). Neste método o circuito é dividido em blocos simples que são transformados em osciladores. Os parâmetros do sinal obtido, tais como a freqüência de oscilação e a amplitude, têm relação direta com os componentes utilizados na implementação do oscilador. Desta maneira, é possível detectar falhas no FPAA observando os parâmetros do sinal gerado. Esta estratégia é estudada inicialmente considerando uma análise externa dos parâmetros do sinal. Como uma alternativa de redução de custos e melhoria na cobertura de falhas, um analisador de resposta baseado em um duplo integrador é adotado, permitindo que a avaliação do sinal gerado pelo oscilador seja feita internamente, utilizando-se os recursos programáveis do próprio FPAA. Os resultados obtidos para as análises interna e externa são então comparados. O segundo FPAA estudado, da Anadigm Company, é um dispositivo a capacitores chaveados que tem como característica a programabilidade funcional. Por esta razão o desenvolvimento de uma técnica de teste estrutural é dificultado, pois não se conhece detalhes da arquitetura do componente. Por esta razão, uma técnica de teste funcional, conhecida como Transient Response Analysis Method, é aplicada ao teste deste FPAA. Neste método o circuito sob teste é dividido em blocos funcionais de primeira e segunda ordem e a resposta transiente destes blocos para um dado estímulo de entrada é analisada. O bloco sob teste é então duplicado e um esquema de auto-teste integrado baseado em redundância é desenvolvido, com o intuito de se obter um sinal de erro. Este sinal de erro representa a diferença das respostas transientes dos blocos duplicados. Como proposta para se aumentar a observabilidade do sinal de erro o mesmo é integrado ao longo tempo, aumentando a capacidade de detecção de falhas quando utilizado este método. Em ambas estratégias o objetivo principal do trabalho é testar os blocos analógicos programáveis dos FPAAs explorando ao máximo a programabilidade dos dispositivos e utilizando recursos pré-existentes para auxiliar no teste. Os resultados obtidos mostram que as estratégias desenvolvidas configuram boas alternativas para o auto-teste integrado deste tipo de componente. / This work addresses the test of programmable analog devices. Several analog test methodologies are studied and some of them are applied in the developed strategies. In order to validate these strategies, two commercial FPAAs (Field Programmable Analog Arrays), of different vendors and distinct models, are considered as devices under test. The first studied device is a continuous-time FPAA from Lattice Semiconductors. One important characteristic of such device is the structural programmability. For this reason the test strategy applied to this FPAA is based in a structural method known as OBT (Oscillation-Based Test). In this method, blocks of the circuit under test are individually converted into oscillators. The parameters of the generated signal, such as the frequency and amplitude, can be expressed as function of the components used in the oscillator implementation. This way, it is possible to detect faults in the FPAA simply observing such parameters. This method is firstly studied considering an external analysis of the signal parameters. However, in a second moment, an internal response analyzer, based on a double integrator, is built with the available programmable resources of the FPAA. This way, overall test cost is reduced, while the fault coverage is increased with no area overhead. The obtained results considering the external analysis and the built-in response evaluation are compared. The second considered FPAA, from Anadigm Company, is a switched capacitor device whose programming characteristic is strictly functional. Thus, a structural test method cannot be easily developed and applied without the previous knowledge of he device architectural details. For this reason, a functional test method known as TRAM (Transient Response Analysis Method) is adopted. In this method the Circuit Under Test (CUT) is programmed to implement first and second order blocks and the transient response of these blocks for a given input stimuli is analyzed. Taking advantage of the inherent programmability of the FPAAs, a BIST-based scheme is used in order to obtain an error signal representing the difference between the fault-free and faulty Configurable Analog Blocks (CABs). As a proposal to augmenting the observability, the error signal is integrated, enhancing de fault detection capability when using this method. In both developed strategies the main objective is to test the CABs of the FPAAs exploiting the device programmability, using the existing resources in order to aid the test. The obtained results show that the developed strategies represent good alternatives to the built-in self-test of such type of device.

Este trabalho estuda os efeitos da radiação em dispositivos analógicos programáveis (FPAAs, do inglês, Field Programmable Analog Arrays) e técnicas de proteção que podem ser aplicadas para mitigar tais efeitos. Circuitos operando no espaço ou em altitudes elevadas, como, por exemplo, em satélites e aeronaves, recebem doses de radiação e impacto de íons e outras partículas que, dependendo da altitude e de características do próprio circuito, podem afetar o seu correto funcionamento. Os FPAAs proporcionam características interessantes aos sistemas analógicos e de sinal misto, como a prototipação rápida e a possibilidade de reconfiguração dinâmica (permitindo a implementação de sistemas de instrumentação e controle adaptativos). Assim, os FPAAs podem ser atrativos aos projetistas de sistemas de aplicação espacial, uma vez que a utilização de componentes comerciais, (COTS - do inglês, Commercial Off-The-Shelf), é uma alternativa para redução de custos do sistema final. Por isso, é necessário classificar estes dispositivos segundo o nível de tolerância à radiação e desenvolver técnicas de proteção contra seus efeitos. Essencialmente, é possível dividir os efeitos da radiação em dois principais grupos: efeitos de dose total ionizante ou TID (do inglês, Total Ionizing Dose) e os eventos singulares (Single Event Effects ou SEEs). Os dois principais eventos singulares que podem perturbar os FPAAs são investigados: os SETs (Single Event Transients) e os SEUs (Single Event Upsets). Os SETs podem gerar pulsos transientes em determinados nós do circuito, e, quando atingem o inversor de controle das portas de transmissão dos bancos de capacitores do dispositivo, podem ocasionar uma redistribuição de carga entre os capacitores do banco, afetando temporariamente o sinal que trafega pelo FPAA. Tais efeitos foram investigados através de simulações spice. Já os SEUs podem afetar os FPAAs que são baseados em memória do tipo SRAM. Para investigar tais efeitos foram realizados experimentos de injeção de falhas do tipo bit-flip (inversão de bit) no bitstream de programação de um FPAA baseado neste tipo de memória. Os experimentos mostraram que a inversão de um único bit pode ser catastrófica para o funcionamento do sistema. Posteriormente, um esquema self-checking (autoverificável) baseado em redundância foi proposto. Tal esquema foi construído com os recursos programáveis do FPAA e é capaz de recuperar os dados originais de programação do dispositivo se um erro for detectado. A capacidade do esquema proposto de detectar desvios funcionais no bloco sob teste e sua confiabilidade quando os seus próprios blocos são afetados por inversão de bits de memória, foram investigadas. Finalmente, os efeitos de dose total sobre dispositivos programáveis foram investigados através de um experimento prático, no qual um FPAA comercial foi bombardeado por radiação gama proveniente de uma fonte de Cobalto-60. Os resultados experimentais mostraramm que as chaves analógicas, que proporcionam a programabilidade do dispositivo, e seus circuitos de controle são os principais responsáveis por degradar o sinal processado pelo FPAA quando determinados níveis de dose total acumulada são atingidos. / In this work the radiation effects on Field Programmable Analog Arrays (FPAAs) are studied and mitigation techniques are proposed. The main effects induced by radiation sources in electronic circuits operating in space and at high altitudes are SEU (Single Event Upset), SET (Single Event Transient) and TID (Total Ionizing Dose). FPAAs are programmable analog circuits that provide design flexibility and some interesting features for applications such as adaptive control and instrumentation and evolvable analog hardware. These features can be very useful in avionics and space applications, where the system environmental variables can vary significantly in few minutes, being necessary to re-calibrate the sensor conditioning circuits to correct errors or improve system performance, for example. Since the use of commercial off-the-shelf (COTS) components may reduce systems costs in such critical applications, it is very important to develop system-level mitigation techniques (to radiation effects), aiming the increasing of the reliability of commercial available devices (including FPAAs). Some FPAA models are based on SRAM memory cells, which make this kind of device vulnerable to SEU when employed in applications susceptible to radiation incidence. An SEU can affect the programming memory of the FPAA and change the device configuration, modifying the analog circuit behavior. In this work, fault injection experiments were performed in order to investigate the effects of SEU in a commercial FPAA by injecting bit-flips in the FPAA programming bitstream. Then, a self-checking scheme was proposed. This scheme, which is built with the FPAA available programming resources, is able to restore the original programming data if an error is detected. Fault injection was also performed to investigate the reliability of the checker when the bitstream section which controls its own blocks is corrupted due to an SEU. Results indicated a very low aliasing probability due to single faults in the checker (0.24%). Effects of SET were also studied, considering the disturbance of the switches (transmission gates) of the FPAA programmable capacitor banks. Spice simulations showed that transient pulses in the control circuit of the switches may lead to charge redistribution between the capacitors of the bank, affecting the voltage and current of the involved nodes. Finally, total ionizing dose (TID) effects were investigated by means of an irradiation experiment. In such experiment the FPAA was exposed to Cobalt-60 gamma radiation. The experimental results showed that the analog switches of the device as well as their control circuits are the main responsible for degradating the processed signal when certain radiation levels were achieved.

Esse trabalho está baseado na investigação dos detectores de falhas aplicando classificadores de classe única. As falhas a serem detectadas são relativas ao estado de funcionamento de cada componente do circuito, especificamente de suas tolerâncias (falha paramétrica). Usando a função de transferência de cada um dos circuitos são gerados e analisados os sinais de saída com os componentes dentro e fora da tolerância. Uma função degrau é aplicada à entrada do circuito, o sinal de saída desse circuito passa por uma função diferenciadora e um filtro. O sinal de saída do filtro passa por um processo de redução de atributos e finalmente, o sinal segue simultaneamente para os classificadores multiclasse e classe única. Na análise são empregados ferramentas de reconhecimento de padrões e de classificação de classe única. Os classficadores multiclasse são capazes de classificar o sinal de saída do circuito em uma das classes de falha para o qual foram treinados. Eles apresentam um bom desempenho quando as classes de falha não possuem superposição e quando eles não são apresentados a classes de falhas para os quais não foram treinados. Comitê de classificadores de classe única podem classificar o sinal de saída em uma ou mais classes de falha e também podem classificá-lo em nenhuma classe. Eles apresentam desempenho comparável ao classificador multiclasse, mas também são capazes detectar casos de sobreposição de classes de falhas e indicar situações de falhas para os quais não foram treinados (falhas desconhecidas). Os resultados obtidos nesse trabalho mostraram que os classificadores de classe única, além de ser compatível com o desempenho do classificador multiclasse quando não há sobreposição, também detectou todas as sobreposições existentes sugerindo as possíveis falhas. / This work deals with the application of one class classifiers in fault detection. The faults to be detected are related parametric faults. The transfer function of each circuit was generated and the outputs signals with the components in and out of tolerance were analyzed. Pattern recognition and one class classifications tools are employed to perform the analysis. The multiclass classifiers are able to classify the circuit output signal in one of the trained classes. They present a good performance when the fault classes do not overlap or when they are not presented to fault classes that were not presented in the training. The one class classifier committee may classify the output signal in one or more fault classes and may also classify them in none of the trained class faults. They present comparable performance to multiclass classifiers, but also are able to detect overlapping fault classes and show fault situations that were no present in the training (unknown faults).

Este trabalho estuda os efeitos da radiação em dispositivos analógicos programáveis (FPAAs, do inglês, Field Programmable Analog Arrays) e técnicas de proteção que podem ser aplicadas para mitigar tais efeitos. Circuitos operando no espaço ou em altitudes elevadas, como, por exemplo, em satélites e aeronaves, recebem doses de radiação e impacto de íons e outras partículas que, dependendo da altitude e de características do próprio circuito, podem afetar o seu correto funcionamento. Os FPAAs proporcionam características interessantes aos sistemas analógicos e de sinal misto, como a prototipação rápida e a possibilidade de reconfiguração dinâmica (permitindo a implementação de sistemas de instrumentação e controle adaptativos). Assim, os FPAAs podem ser atrativos aos projetistas de sistemas de aplicação espacial, uma vez que a utilização de componentes comerciais, (COTS - do inglês, Commercial Off-The-Shelf), é uma alternativa para redução de custos do sistema final. Por isso, é necessário classificar estes dispositivos segundo o nível de tolerância à radiação e desenvolver técnicas de proteção contra seus efeitos. Essencialmente, é possível dividir os efeitos da radiação em dois principais grupos: efeitos de dose total ionizante ou TID (do inglês, Total Ionizing Dose) e os eventos singulares (Single Event Effects ou SEEs). Os dois principais eventos singulares que podem perturbar os FPAAs são investigados: os SETs (Single Event Transients) e os SEUs (Single Event Upsets). Os SETs podem gerar pulsos transientes em determinados nós do circuito, e, quando atingem o inversor de controle das portas de transmissão dos bancos de capacitores do dispositivo, podem ocasionar uma redistribuição de carga entre os capacitores do banco, afetando temporariamente o sinal que trafega pelo FPAA. Tais efeitos foram investigados através de simulações spice. Já os SEUs podem afetar os FPAAs que são baseados em memória do tipo SRAM. Para investigar tais efeitos foram realizados experimentos de injeção de falhas do tipo bit-flip (inversão de bit) no bitstream de programação de um FPAA baseado neste tipo de memória. Os experimentos mostraram que a inversão de um único bit pode ser catastrófica para o funcionamento do sistema. Posteriormente, um esquema self-checking (autoverificável) baseado em redundância foi proposto. Tal esquema foi construído com os recursos programáveis do FPAA e é capaz de recuperar os dados originais de programação do dispositivo se um erro for detectado. A capacidade do esquema proposto de detectar desvios funcionais no bloco sob teste e sua confiabilidade quando os seus próprios blocos são afetados por inversão de bits de memória, foram investigadas. Finalmente, os efeitos de dose total sobre dispositivos programáveis foram investigados através de um experimento prático, no qual um FPAA comercial foi bombardeado por radiação gama proveniente de uma fonte de Cobalto-60. Os resultados experimentais mostraramm que as chaves analógicas, que proporcionam a programabilidade do dispositivo, e seus circuitos de controle são os principais responsáveis por degradar o sinal processado pelo FPAA quando determinados níveis de dose total acumulada são atingidos. / In this work the radiation effects on Field Programmable Analog Arrays (FPAAs) are studied and mitigation techniques are proposed. The main effects induced by radiation sources in electronic circuits operating in space and at high altitudes are SEU (Single Event Upset), SET (Single Event Transient) and TID (Total Ionizing Dose). FPAAs are programmable analog circuits that provide design flexibility and some interesting features for applications such as adaptive control and instrumentation and evolvable analog hardware. These features can be very useful in avionics and space applications, where the system environmental variables can vary significantly in few minutes, being necessary to re-calibrate the sensor conditioning circuits to correct errors or improve system performance, for example. Since the use of commercial off-the-shelf (COTS) components may reduce systems costs in such critical applications, it is very important to develop system-level mitigation techniques (to radiation effects), aiming the increasing of the reliability of commercial available devices (including FPAAs). Some FPAA models are based on SRAM memory cells, which make this kind of device vulnerable to SEU when employed in applications susceptible to radiation incidence. An SEU can affect the programming memory of the FPAA and change the device configuration, modifying the analog circuit behavior. In this work, fault injection experiments were performed in order to investigate the effects of SEU in a commercial FPAA by injecting bit-flips in the FPAA programming bitstream. Then, a self-checking scheme was proposed. This scheme, which is built with the FPAA available programming resources, is able to restore the original programming data if an error is detected. Fault injection was also performed to investigate the reliability of the checker when the bitstream section which controls its own blocks is corrupted due to an SEU. Results indicated a very low aliasing probability due to single faults in the checker (0.24%). Effects of SET were also studied, considering the disturbance of the switches (transmission gates) of the FPAA programmable capacitor banks. Spice simulations showed that transient pulses in the control circuit of the switches may lead to charge redistribution between the capacitors of the bank, affecting the voltage and current of the involved nodes. Finally, total ionizing dose (TID) effects were investigated by means of an irradiation experiment. In such experiment the FPAA was exposed to Cobalt-60 gamma radiation. The experimental results showed that the analog switches of the device as well as their control circuits are the main responsible for degradating the processed signal when certain radiation levels were achieved.

Neste trabalho o teste de dispositivos analógicos programáveis é abordado. Diversas metodologias de teste analógico existentes são estudadas e algumas delas são utilizadas nas estratégias desenvolvidas. Dois FPAAs (Field Programmable Analog Arrays) comerciais de fabricantes e modelos distintos são utilizados para validar as estratégias de teste propostas. O primeiro dispositivo estudado é um FPAA de tempo contínuo (capaz de implementar circuitos contínuos no tempo) da Lattice Semiconductors. Tal dispositivo é marcado pela característica estrutural de sua programabilidade. Por esta razão, a estratégia a ele aplicada é baseada em um método de teste também estrutural, conhecido como OBT (Oscillation-Based Test). Neste método o circuito é dividido em blocos simples que são transformados em osciladores. Os parâmetros do sinal obtido, tais como a freqüência de oscilação e a amplitude, têm relação direta com os componentes utilizados na implementação do oscilador. Desta maneira, é possível detectar falhas no FPAA observando os parâmetros do sinal gerado. Esta estratégia é estudada inicialmente considerando uma análise externa dos parâmetros do sinal. Como uma alternativa de redução de custos e melhoria na cobertura de falhas, um analisador de resposta baseado em um duplo integrador é adotado, permitindo que a avaliação do sinal gerado pelo oscilador seja feita internamente, utilizando-se os recursos programáveis do próprio FPAA. Os resultados obtidos para as análises interna e externa são então comparados. O segundo FPAA estudado, da Anadigm Company, é um dispositivo a capacitores chaveados que tem como característica a programabilidade funcional. Por esta razão o desenvolvimento de uma técnica de teste estrutural é dificultado, pois não se conhece detalhes da arquitetura do componente. Por esta razão, uma técnica de teste funcional, conhecida como Transient Response Analysis Method, é aplicada ao teste deste FPAA. Neste método o circuito sob teste é dividido em blocos funcionais de primeira e segunda ordem e a resposta transiente destes blocos para um dado estímulo de entrada é analisada. O bloco sob teste é então duplicado e um esquema de auto-teste integrado baseado em redundância é desenvolvido, com o intuito de se obter um sinal de erro. Este sinal de erro representa a diferença das respostas transientes dos blocos duplicados. Como proposta para se aumentar a observabilidade do sinal de erro o mesmo é integrado ao longo tempo, aumentando a capacidade de detecção de falhas quando utilizado este método. Em ambas estratégias o objetivo principal do trabalho é testar os blocos analógicos programáveis dos FPAAs explorando ao máximo a programabilidade dos dispositivos e utilizando recursos pré-existentes para auxiliar no teste. Os resultados obtidos mostram que as estratégias desenvolvidas configuram boas alternativas para o auto-teste integrado deste tipo de componente. / This work addresses the test of programmable analog devices. Several analog test methodologies are studied and some of them are applied in the developed strategies. In order to validate these strategies, two commercial FPAAs (Field Programmable Analog Arrays), of different vendors and distinct models, are considered as devices under test. The first studied device is a continuous-time FPAA from Lattice Semiconductors. One important characteristic of such device is the structural programmability. For this reason the test strategy applied to this FPAA is based in a structural method known as OBT (Oscillation-Based Test). In this method, blocks of the circuit under test are individually converted into oscillators. The parameters of the generated signal, such as the frequency and amplitude, can be expressed as function of the components used in the oscillator implementation. This way, it is possible to detect faults in the FPAA simply observing such parameters. This method is firstly studied considering an external analysis of the signal parameters. However, in a second moment, an internal response analyzer, based on a double integrator, is built with the available programmable resources of the FPAA. This way, overall test cost is reduced, while the fault coverage is increased with no area overhead. The obtained results considering the external analysis and the built-in response evaluation are compared. The second considered FPAA, from Anadigm Company, is a switched capacitor device whose programming characteristic is strictly functional. Thus, a structural test method cannot be easily developed and applied without the previous knowledge of he device architectural details. For this reason, a functional test method known as TRAM (Transient Response Analysis Method) is adopted. In this method the Circuit Under Test (CUT) is programmed to implement first and second order blocks and the transient response of these blocks for a given input stimuli is analyzed. Taking advantage of the inherent programmability of the FPAAs, a BIST-based scheme is used in order to obtain an error signal representing the difference between the fault-free and faulty Configurable Analog Blocks (CABs). As a proposal to augmenting the observability, the error signal is integrated, enhancing de fault detection capability when using this method. In both developed strategies the main objective is to test the CABs of the FPAAs exploiting the device programmability, using the existing resources in order to aid the test. The obtained results show that the developed strategies represent good alternatives to the built-in self-test of such type of device.