Made available in DSpace on 2015-04-14T13:56:40Z (GMT). No. of bitstreams: 1 395854.pdf: 149991 bytes, checksum: 6415bcb468ede2e6d221f3cc0e1c7dda (MD5) Previous issue date: 2007-03-23 / Neste trabalho foram desenvolvidos c?digos corretores de erros, como Base-Chaudhuri-Hocquenghem (BCH) e o Reed-Solomon (RS). Os codificadores BCH foram implementados diretamente de suas abordagens alg?bricas, empregando como ferramenta uma linguagem de descri??o de hardware (VHDL), bem como a implementa??o de um prot?tipo utilizando Field Programable Gate Arrays (FPGA). Os resultados obtidos demonstraram claramente que o desempenho destes algoritmos de codifica??o aumentam consideravelmente, tanto no aspecto de velocidade de execu??o, quanto a ?rea ocupada do dispositivo FPGA. O sucesso deste trabalho n?o est? na implementa??o em FPGA destes codificadores, uma vez que existem no mercado e na academia v?rias realiza??es similares, mas no fato de empregar como abordagem de implementa??o e desenvolvimento dos codificadores a formula??o alg?brica original, isto ?, sem o emprego de algoritmos iterativos usuais (seq?enciais) na implementa??o do BCH. N?o obstante, com os resultados do BCH alg?brico prop?e-se um novo c?digo para s?mbolos, que ser? apresentado como uma nova alternativa ao Reed-Solomon, por super?-lo, tanto em tempo de codifica??o, como ?rea para ser implementado. Assim, este trabalho prova que, com o avan?o dos recursos de prototipa??o e desenvolvimento de tecnologias VLSI, e com a descri??o em hardware do c?digo na sua formula??o alg?brica original, obt?m-se um sistema com impressionante desempenho, resultante da mudan?a de paradigma, baseado at? o momento em processamento seq?encial polinomial, para um novo paradigma de paralelismo de hardware, executando o modelo alg?brico do c?digo.

Nesta dissertação é apresentado o projeto de um sintetizador de frequência atingindo as especificações dos padrões de comunicação sem-fio GSM e Bluetooth. O sintetizador é baseado em um PLL (Phase Locked Loop) de arquitetura N-fracionário com modulador . No primeiro estágio do projeto do sintetizador é proposto um algoritmo para o plano de frequências, o qual considera a caraterística multipadrão do sintetizador. O projeto dos blocos que compõem o PLL (VCO, divisores de frequência, modulador , PFD e bomba de carga) é apresentado junto com o layout e algumas simulações. A programação geométrica é aplicada ao projeto do VCO. Finalmente, é proposta uma estratégia para o projeto do filtro atingindo as especificações do sintetizador de frequência. O circuito projetado foi fabricado no processo CMOS 0,35µm da AMS (Austria Micro Systems). Todos os componentes do PLL foram integrados no chip incluindo o VCO e o filtro, e a área total foi de 0,9mm2 incluindo os pads. O circuito projetado tem um baixo consumo de potência de 14mW usando uma tens~ao de alimentação de 3V. O ruído de fase medido foi -114dBc/Hz@400kHz no caso de GSM (FOUT =902,6MHz) e -121dBc/Hz@3MHz no caso de Bluetooth (FOUT =2,44GHz). A resposta transiente do PLL quando muda desde o primeiro até o último canal para cada padrão foi testada, o lock time medido em GSM foi de 208µs e 157µs em Bluetooth. O objetivo principal do funcionamento multipadrão, que é o uso compartilhado da maioria dos blocos por todos os padrões, foi atingido. As caraterísticas de desempenho medidas mostram excelente concordância com os valores simulados, indicando o êxito das estratégias usadas no projeto, simulação e teste do sintetizador de frequência. Os resultados foram comparados com outros trabalhos publicados mostrando que o sintetizador projetado neste trabalho tem menor consumo de potência e pequena ocupação de área. / This work presents the design of a frequency synthesizer achieving the specifications of the GSM and Bluetooth standards. The frequency synthesizer is based on a PLL (Phase Locked Loop) of N-fractional architecture using a modulator. In the first step of the frequency synthesizer design an algorithm for the frequency plan, considering the multistandard characteristic of the synthesizer, was proposed. The design of the building blocks of the PLL (VCO, frequency dividers, modulator, PFD and charge pump) is presented together with the layout and some simulation results. Geometric programming was applied to the VCO design. Finally, an strategy for the filter design achieving the frequency synthesizer specifications was proposed. The designed synthesizer was fabricated in the 0.35µm CMOS process of AMS (Austria Micro Systems). All the PLL components were integrated on-chip including the VCO and the filter, the occupied area was 0.9mm2 with the pads. The designed circuit has a low power consumption of 14mW using a 3V voltage supply. The phase noise measured for GSM (FOUT =902.6MHz) was -114dBc/Hz@400kHz and for Bluetooth (FOUT =2.44GHz) was -121dBc/Hz@3MHz. The transient response of the PLL when switching from the first to the last channel for each standard was tested, the lock time measured in GSM was 208µs and 157µs in Bluetooth. The main objective of the multistandard operation sharing most of the blocks between all the standards was achieved. The measured performance characteristics show excelent agreement with the simulated values, implying that the strategies used in the design, simulation and testing of the frequency synthesizer were succesfull. The results were compared with other published works showing that the synthesizer designed in this work has a lower power consumption and smaller area.

ALICE is one of four major experiments of particle accelerator LHC installed in the European laboratory CERN. The management committee of the LHC accelerator has just approved a program update for this experiment. Among the upgrades planned for the coming years of the ALICE experiment is to improve the resolution and tracking efficiency maintaining the excellent particles identification ability, and to increase the read-out event rate to 100 KHz. In order to achieve this, it is necessary to update the Time Projection Chamber detector (TPC) and Muon tracking (MCH) detector modifying the read-out electronics, which is not suitable for this migration. To overcome this limitation the design, fabrication and experimental test of new ASIC named SAMPA has been proposed . This ASIC will support both positive and negative polarities, with 32 channels per chip and continuous data readout with smaller power consumption than the previous versions. This work aims to design, fabrication and experimental test of a readout front-end in 130nm CMOS technology with configurable polarity (positive/negative), peaking time and sensitivity. The new SAMPA ASIC can be used in both chambers (TPC and MCH). The proposed front-end is composed of a Charge Sensitive Amplifier (CSA) and a Semi-Gaussian shaper. In order to obtain an ASIC integrating 32 channels per chip, the design of the proposed front-end requires small area and low power consumption, but at the same time requires low noise. In this sense, a new Noise and PSRR (Power Supply Rejection Ratio) improvement technique for the CSA design without power and area impact is proposed in this work. The analysis and equations of the proposed circuit are presented which were verified by electrical simulations and experimental test of a produced chip with 5 channels of the designed front-end. The measured equivalent noise charge was <550e for 30mV/fC of sensitivity at a input capacitance of 18.5pF. The total core area of the front-end was 2300?m × 150?m, and the measured total power consumption was 9.1mW per channel. / ALICE é um dos quatro grandes experimentos do acelerador de partículas LHC (Large Hadron Collider) instalado no laboratório europeu CERN. Um programa de atualizações desse experimento acaba de ser aprovado pelo comitê gestor do acelerador LHC. Dentro das atualizações planejadas para os próximos anos do experimento ALICE, está melhorar a resolução e eficiência de rastreamento de partículas produzidas em colisões entre íons pesados, mantendo a excelente capacidade de identificação de partículas para uma taxa de leitura de eventos significativamente maior da atual. Para se alcançar esse objetivo, entre outras ações, é preciso atualizar os detectores Time Projection Chamber (TPC), modificando a eletrônica de leitura de eventos, a qual não é adequada para esta migração. Para superar esta limitação tem sido proposto o projeto, simulação, fabricação, teste experimental e validação de um ASIC protótipo de aquisição de sinais e de processamento digital chamado SAMPA, que possa ser usado na eletrônica de detecção dos sinais no cátodo do TPC, que suporte polaridades negativas de tensão de entrada e leitura continua de dados, com 32 canais por chip, com menor consumo de potência comparado com a versão anterior do chip. Este trabalho tem como objetivo o projeto, fabricação, e teste experimental de um readout front-end em tecnologia CMOS 130nm, com polaridade configurable (positiva/ negativa), peaking time e sensibilidade, de forma que o novo SAMPA ASIC possa ser usada em ambos detectores. Para obter um ASIC integrando 32 canais por chip, o projeto do front-end proposto precisa ter baixa área e baixo consumo de potência, mas ao mesmo tempo requer baixo ruido. Neste sentido, uma nova técnica para melhorar a especificação de ruido e o PSRR (Power Supply Rejection Ratio) sem impacto no consumo de área e potência é proposta neste trabalho. A análise e as equações do circuito proposto são apresentadas as quais foram validadas por simulação e teste experimental de um circuito integrado com 5 canais do front-end projetado. O Equivalent Noise Charge medido foi <550e para uma capacitance do detector de 18.5pF. A área total do front-end foi de 2300?m × 150?m, e o consumo total de potencia medido foi de 9.1mW por canal.

Nesta dissertação, é apresentado o projeto de uma interface que permite o controle e monitoramento de cargas de alta tensão alimentadas na faixa de 8,5V a 35V. A interface fornece duas funções básicas: a primeira é permitir que circuitos alimentados no domínio dos 5V controlem o chaveamento de transistores de potência PMOS com uma tensão de porta 5V abaixo da tensão de alimentação; a segunda é realizar o monitoramento de sobrecorrentes na carga de alta tensão, alertando, com um sinal de baixa tensão, estas ocorrências. A interface foi projetada e fabricada no processo CMOS XC06 - 0,6µm da XFAB, com a inclusão de módulos que permitem o uso de transistores de alta tensão. Como parte da solução proposta, foi analisado, implementado e caracterizado um regulador de tensão flutuante que gera uma tensão de saída 5V abaixo da tensão de alimentação. A área de silício do regulador é de 599µm x 330µm, e as medidas da tensão de saída gerada apresentam variações menores que 10%. Também foi projetado e integrado no mesmo circuito integrado um sensor para medir o nível da tensão flutuante do regulador e comunicar seu estado com um sinal de 5V, este bloco ocupa uma área de 599µm x µm. Este sensor apresentou um desvio padrão de 7% nas medidas da sua tensão limiar. A interface foi integrada em um sensor de proximidade indutivo, permitindo o chaveamento de uma carga de 430pF a 1,2kHz em toda a faixa de alimentação. / This work presents the design of an interface that allow to control and monitoring high voltage loads in the range of 8,5V to 35V. The interface provides two main features, the first one is to allow low voltage circuits supplied with 5V to control the switching of power PMOS transistors with a gate voltage 5V bellow the supply voltage. The second one is monitoring overcurrents on the high voltage load alerting with a low voltage signal these occurences. The interface was designed and fabricated on the CMOS XC06 - 0,6µm process from XFAB with the inclusion of modules that allow the use of high voltage transistors. As part of the proposed solution it was analyzed, implemented and measured a floating voltage regulator wich provides an output voltage 5V bellow the supply voltage. The area of the regulator is 599µm x 330µm and the measures of the output voltage presents variations under the 10%. Also it was designed and integrates in the same integrated circuit a sensor to measure the output level of the floating regulator and communicate the state of this output with a 5V signal, this block occupies an area of 599µm x 579µm. This sensor presented a 7% standard desviation on the measured voltage threashold. The interface was integrated on an inductive proximity sensor allowing the switching of a 430pF load at 1,2kHz for the entire all supply range.

Neste trabalho é descrito o projeto e testes de um conversor digital/analógico de alta velocidade fabricado em tecnologia CMOS. O conversor pojetado possui resolução de 6 bits, trabalha em freqüência de 200 MSample/s, e foi fabricado na tecnologia CMOS de 0,35 µm da AMS (Austriamicrosystems), com quatro níveis de metal e 2 de silício policristalino. Uma das principais aplicações dos conversores D/A de alta velocidade é no processamento digital de sinais de vídeo, utilizado em sistemas de vídeo tais como os de TV digital e TVs de alta definição. Nestes sistemas, conversores D/A em tecnologia CMOS possuem vantagens tais como baixo consumo, baixo custo e a capacidade de sua integração com outros circuitos. O conversor D/A projetado é composto por uma matriz de células de corrente que são ativadas por dois decodificadores: um decodificador de colunas e outro decodificador de linhas. Estes recebem como entrada o sinal digital que deve ser convertido. As células de corrente são compostas por portas lógicas OR e NAND,inversores, latches, fontes de corrente e chaves que conectam ou não cada fonte individual a saída. Simulações do conversor D/A foram realizadas a partir de netlists extraídos do layout do circuito e através dos softwares HSPICE e ELDO. Para estas simulações foi utilizado o modelo BSIM3v3 com parâmetros típicos, worst speed e worst power. Através de simulação foi verificado o desempenho do conversor pela avaliação do número efetivo de bits. Os resultados demonstraram que o conversor possui uma boa resolução com uma freqüência de amostragem de 200 MHz, consumo de potência de 70 mW (corrente de saída variando de 0 a 19,8 mA) e tensão de alimentação VDD = 3,3 V. Nos testes experimentais, o conversor implementado apresentou erros de não linearidade integral menores que 0,46 LSB e erros de não linearidade diferencial menores que 0,22 LSB, o que assegura a monotonicidade do circuito. O chip implementado possui uma área ativa de 0,4 mm x ,31 mm. / In this work is described the design and tests of a high speed digital/analog converter fabricated in CMOS technology. The digital/analog converter has 6 bits of resolution, 200 MSample/s, and it was fabricated in the AMS (Austriamicrosystems) 0.35 µm CMOS process, with four metal levels and double-polysilicon. The main applications of high speed converters D/A is in digital processing of video signals, used in video systems such as digital TV and high-definition TV. In these systems, D/A converters in CMOS technology have advantages such as low power consumption, low cost, and the capability of being integrated with other circuits. The designed D/A converter are composed of a matrix of current cells that are activated by two decoders: a column decoder and a row decoder. These decoders receive as input the digital signal to be converted. The current cells are composed of logic OR and NAND, inverters, latches, current sources and switch transistors that connect or not each individual current source to the output. Simulations results were obtained from the extracted netlist of the circuit layout using the HSPICE and ELDO software. For these simulations the BSIM3v3 transistor model was used with typical, worst speed and worst power parameters. Simulation tests were applied to check the performance through the effective number of bits, and the results show that the converter can reach 200 MSample/s with 70 mW power consumption (the output current ranging from 0 mA to 19.8 mA) and 3.3 V power supply. In the experimental measurements, the converter presented DC integral non linearity errors lower than 0.46 LSB and DC differential non linearity errors lower than 0.22 LBS, what ensures the monotonicity of the converter. The implemented chip active area is 0.4 mm x 0.31 mm.

O presente trabalho tem por objetivo propor uma nova arquitetura e baseada nela, projetar um circuito que funcione como bloco de saída de um controlador baseado na lógica difusa. A nova arquitetura proposta realiza a defuzificação baseada no método defuzificação por altura, sendo composta por circuitos escalonadores, circuitos somadores e circuito multiplicador-divisor, desenvolvidos para operarem no modo corrente. Os mesmos serão implementados, através de hardware analógico, na tecnologia CMOS 0,35mm C35 da AMS - Austria Mikro Systems International AG com tensão de alimentação de 3,3V. Estes circuitos foram, na sua grande maioria, desenvolvidos com base no princípio translinear aplicado a dispositivos CMOS. Como características principais, o dispositivo projetado com base na arquitetura proposta apresentou, através de simulação, baixo consumo de potência, erro dentro da faixa de especificação inicial e, com seu uso, a obtenção de um controlador difuso completo, quando atuou junto com os demais blocos já existentes. Nesta tese são apresentados os resultados de simulação dos blocos constituintes do defuzificador, bem como do sistema completo. A simulação foi realizada no software SPICE. O layout do circuito proposto foi desenvolvido no software Mentor Graphics.

Esta dissertação apresenta o estudo de metodologias de leitura e condicionamento de sinal de matrizes de fotodetectores a poços quânticos (QWIP-FPA) utilizando circuitos integrados dedicados a base de silício. Dispositivos híbridos como QWIP-FPAs apresentam uma série de particularidades que influenciam o seu desempenho, tais como, estabilidade da tensão de polarização dos fotodetectores, capacitâncias parasitas decorrentes dos PADs de hibridização (QWIP-ROIC) e elevados níveis de corrente de escuro. Uma arquitetura de ROIC ainda não verificada na literatura é proposta, na qual um circuito de célula unitária é projetado para ler, amplificar, fornecer uma tensão de polarização estável para o QWIP, diminuir a influência da capacitância do PAD de hibridização e subtrair a corrente de escuro do detetor, entre outras funcionalidades. A célula unitária foi simulada utilizando-se a ferramenta computacional Mentor Graphics, tecnologia AMS, 0.35?m, 3.3V. Os resultados mostram a possibilidade de se subtrair correntes de escuro geradas pelos QWIPs, realizar a integração da fotocorrente mantendo boa linearidade em uma faixa de operação de 10.2nA de fotocorrente bem como garantir tensões de polarizações estáveis, com variação menor que 0.4 mV para toda a faixa de operação. O circuito foi prototipado com financiamento do projeto PMU-FAPESP, pela Austriamicrosystems. Resultados experimentais preliminares apresentam grande coerência com as simulações, indicando grande potencial para implementação de um ROIC completo utilizando a célula unitária projetada.

Esta tese apresenta o desenvolvimento de um acelerômetro MEMS para navegação inercial. O projeto teve que aderir e superar as fortes limitações do serviço de fabricação multi-usuário e dos escassos recursos de pós-processamento disponíveis. O elemento sensível usa a topologia de placas paralelas com realimentação de força. A deflexão da massa de prova, decorrente de uma aceleração externa, gera variação diferencial nas capacitâncias do sensor. Essa deflexão é compensada pela aplicação de força eletrostática na massa de prova. O esforço necessário para cancelar a aceleração externa torna-se então a medida do acelerômetro. A eletrônica proposta usa um amplificador de carga em circuito integrado e um circuito externo para realizar a lei de controle e gerar a realimentação de força. O desempenho teórico/simulado é de 40 ug/sqrtHz de ruído mecânico, 100 Hz de largura de banda e 10 g de fundo de escala. Este desempenho é bastante adequado para uso em navegação inercial de diversas aplicações. Foi feito o projeto do sensor MEMS, de blocos da eletrônica integrada e do compensador de realimentação de força. Para testar o conceito do circuito de leitura do sensor, foi projetada e testada uma montagem discreta. O sensor MEMS foi fabricado pelo serviço multi-usuário da MEMSCAP. Uma amostra foi pós-processada no laboratório CCS-Unicamp: foi feita uma corrosão sobre a placa central e posterior wedge bonding para a montagem. A montagem apresentou dificuldades e não foi concluída. Da eletrônica, duas rodadas de microfabricação foram realizadas na austriamicrosystems. A primeira consistiu em circuitos baseados em amplificador operacional, enquanto a segunda foi uma fonte de referência bandgap. Foram realizados os testes de ambos os circuitos integrados, que positivamente verificaram os resultados de simulação.

Este trabalho se insere na área de estudos da detecção interferométrica óptica como forma de interrogação de acelerômetros da vertente tecnológica de sistemas micro-eletro-mecânicos, provenientes do Projeto AcelerAD, financiado pela FINEP, realizado no âmbito do DCTA/IEAv. Acelerômetros são dispositivos capazes de medir acelerações e vibrações, em até três dimensões, às quais é submetido um determinado corpo; sua alta sensibilidade às acelerações é extremamente útil a inúmeras aplicações. Normalmente, o processo de leitura da aceleração é realizado por métodos eletrônicos; contudo, em certas aplicações, é necessário garantir que o processo de obtenção das informações fornecidas pelo acelerômetro seja imune às interferências eletromagnéticas do ambiente de operação. Dessa forma, este trabalho explora a viabilidade de interrogação de acelerômetros por meios ópticos, explorando a natureza interferométrica óptica da topologia estrutural, não intencionalmente concebida para esse propósito, que foi adotada no acelerômetro MEMS desenvolvido no escopo do Projeto AcelerAD.

O desenvolvimento de qualquer projeto visando aplicações espaciais ou aplicações aeronáuticas em voos de grande altitude deve considerar os efeitos que a contínua ação da radiação cósmica provoca em materiais e componentes. Os efeitos da radiação devem ser conhecidos para que medidas corretivas possam ser consideradas no projeto de equipamentos que deverão operar por tempo prolongado imersos em um ambiente com radiação ionizante permanente. Quando instrumentos eletrônicos são operados sob radiação ionizante, estes sofrem efeitos adversos no seu desempenho, resultantes da interação da radiação com seus componentes básicos (transistores e diodos). Dessa forma, para aplicações espaciais ou em ambientes hostis, os componentes básicos de um circuito devem ser previamente qualificados quanto à sua tolerância à radiação através de ensaios que determinam a sua resposta à radiação ionizante. Neste trabalho são estudados os efeitos da radiação ionizante em transistores CMOS que são os componentes básicos dos circuitos integrados e demais sistemas eletrônicos, visando o conhecimento da variação dos seus parâmetros elétricos conforme a dose total ionizante (TID) acumulada. O objetivo do trabalho foi desenvolver e aplicar uma metodologia de medida dos efeitos de dose acumulada de radiação ionizante nos parâmetros elétricos de transistores CMOS utilizando a metodologia tradicional e o método EKV para extração dos valores destes parâmetros a partir das curvas de resposta dos transistores obtidas com um analisador de parâmetros de semicondutores. O conhecimento da variação paramétrica dos transistores permite ao projetista de um circuito integrado simular os efeitos finais no circuito e inserir no projeto técnicas de endurecimento no projeto de layout do dispositivo e técnicas de mitigação no desenvolvimento do hardware e software dentro do circuito integrado ou no sistema eletrônico. Neste trabalho foram avaliados cinco transistores CMOS na tecnologia de 180 nm produzidos no processo XC018 da XFAB com diferentes dimensões e as variações paramétricas são apresentadas em função da dose acumulada até 1 Mrad(Si). Os transistores foram irradiados com radiação gama proveniente de uma fonte radioativa de 60Co na temperatura ambiente.