Orientador : Carlos I. Z. Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T19:30:02Z (GMT). No. of bitstreams: 1 SilvaJunior_ArmandoGomesda_M.pdf: 2425115 bytes, checksum: 23c6ade361186fe8705ce62d04ffa971 (MD5) Previous issue date: 1980 / Resumo: Dada a viabilidade do projeto automático de circuitos integrados digitais dedicados, foi desenvolvido no Laboratório de Eletrônica e Dispositivos (LED) o SPA-D Sistema de Projeto Automático de Circuitos Integrados Digitais. Tal sistema caracteriza-se pelo emprego de urna coleção de padrões básicos, denominados microblocos, para a geração de um layout regular para o circuito integrado. Neste trabalho, apresenta-se o desenvolvimento de um sistema de modelagem automática de circuitos integrados digitais MOS, integrado ao SPA-D. Os parâmetros elétricos associados ao processo de confecção são calculados através do programa CAPETA, que utiliza os dados decorrentes da simulação do processo ou dados estatísticos sobre o mesmo. Com os parâmetros elétricos decorrentes do estado termodinâmico do processo de fabricação, das dimensões das máscaras dos microblocos, dos grafos dos circuitos equivalentes e dos algoritmos de dimensionamento dos modelos dos microblocos, obtém-se automaticamente, via computador, o circuito elétrico equivalente dos microblocos através do programa AUTOMOS. A descrição do circuito equivalente é armazenada no formato sintático adequado para a interpretação pelo simulador elétrico, que irá verificar o comportamento elétrico estático e transiente do circuito construído. Um exemplo de aplicação em urna tecnologia PMOS de porta metálica é apresentado, corno caso de estudo / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica

Orientador: Carlos I. Z. Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T21:29:51Z (GMT). No. of bitstreams: 1 Oliveira_ArthurHenriqueCesarde_M.pdf: 7025042 bytes, checksum: 3e759451e891d3cdd003bc9ec441b62d (MD5) Previous issue date: 1990 / Resumo: Este trabalho de Mestrado em Engenharia Elétrica, trata do desenvolvimento de um circuito integrado modular para ser aplicado no projeto para testabilidade de placas eletrônicas digitais. E um CI programável que visa facilitar a implementação de Scan-Test e Self-Test nas placas. Os capítulos 1, 2 e 3 servem de subsídio para o trabalho, conceituando o problema-teste de circuitos 1ógicos, geração de vetores de teste e projeto para testabilidade. No capítulo 4 é apresentado o projeto do Circuito para Teste Integrado de Placas (CTIP), partindo da especificação, simulação, lay-out, até os testes de validação. No capítulo 5 apresentam-se as conclusões e um exemplo de aplicação do CTIP / Abstract: The subject of this Master in Electrical Engineering Thesis is the design of a modular integrated circuit to be used in board design for testability. This IC is programmable and aims to easy implementing PCBoard Scan and Self-Test. Chapters 1, 2 and 3 are subsides for the others, defining the logic circuits testing-problem, test vector generation and design for estability. Chapter 4 presents the design of the Board Testing IC CCTIP), from specification, through simulation, lay-out and testing. Chapter 5 presents conclusions and an application example / Mestrado / Mestre em Engenharia Elétrica

[pt] A aquisição de dados vem alcançando rápido desenvolvimento com o advento da tecnologia da tecnologia de circuitos integrados e de microprocessadores. Os sistemas de controle de Processo e de Ensaios nos quais a aquisição de dados constitui uma tarefa preliminar básica, se tornaram mais confiáveis, mais compactos e economicamente atraentes. O presente trabalho envolve os Sistemas de aquisição de dados. Abordamos a importância e as aplicações dos computadores em Processos e Ensaios, fazemos uma análise geral das características e configurações dos Sistemas de Aquisição de dados, discutimos as possíveis realizações e apresentamos o desenvolvimento para o caso particular de Ensaios de Mecânica de solos no laboratório da PUC. Foi feito um levantamento criterioso dos requisitos para esta aplicação específica e prevista conexão posterior a periféricos. A filosofia adotada no desenvolvimento foi a obtenção do máximo de simplificação e aumento de confiabilidade compatível com as especificações requeridas para este tipo de ensaio. / [en] Data Acquisition is fast reaching na advanced state of development with the advent of integrated circuits and microprocessor tecnology. The test and control process systems, where Data Acquisition constitutes the basic preliminary task, have become more reliable, more compact and economically more attractive. This work involves Data Acquisition Systems. The importance of computers and their applications in Process Control and in Laboratory Tests is discussed along with a genaral analysis of Data Acquisition System’s characteristics and configurations. Finally the possible solutions for the specific case of soil mechanics testing, including for use in soil Puc’s Laboratory is discussed. Careful considerations was made of the requirements for this application and an eventual future connection of periferals. The philosophy adopted in such development was aimed toward improved simplication and reliability, in order to comply with specifications required for this type of application.

Este trabajo de investigación explora el diseño e implementación de arquitecturas paralelas que permiten el procesamiento en paralelo de datos. Se consideró, como caso de estudio, el procesamiento en tiempo real del algoritmo del filtro de partículas para aquellas aplicaciones que requieren miles de ellas. En estos casos el algoritmo presenta un cuello de botella en el tiempo de ejecución debido al remuestreo, la única operación del algoritmo cuyo procesamiento no puede ser paralelizado en forma directa. El estudio tuvo como objetivos la revisión bibliográfica sobre los algoritmos de remuestreo e implentación del filtro de partículas y por último la proposición de arquitecturas digitales para un elemento de procesamiento para luego considerar arquitecturas con procesamiento distribuido. Se revisionaron las estrategias de paralelización del algoritmo de remuestreo y se llevó acabo una evaluación cualitativa y cuantitativa del comportamiento de las mismas. La estrategia seleccionada para las arquitecturas propuestas es el remuestreo distribuido que se basa en la distribución del remuestreo en grupos de partículas. De la evaluación se concluye que si se aumenta la cantidad de partículas por grupo se reduce el error en la estimación pero no sucede lo mismo si se aumenta la cantidad de grupos de igual cantidad de partículas. Se propusieron tres arquitecturas digitales basadas en el remuestreo distribuido. Las dos primeras arquitecturas se basan en el modelo computacional Dataflow y la tercera arquitectura es un arreglo de procesadores de propósito general que integran una arquitectura Single Instruction Multiple Data (SIMD). El primer diseño prioriza la tasa de procesamiento mientras que los otros dos el área de silicio requerida. Para reducir el área del elemento de procesamiento se recurrió a la multiplexación en tiempo de ciertos recursos computacionales. Se realizó un análisis comparativo en términos de tiempo de ejecución y área de silicio de las arquitecturas propuestas. Se observa que el multiplexado en tiempo de recursos resulta exitosa en la reducción del área total. Por otra parte a igual número de grupos de procesamiento instanciados resultará conveniente el Diseño 1 si se prioriza la tasa de procesamiento y el Diseño 2 si la prioridad es minimizar el área de silicio. El Diseño 3 no presenta ventaja respecto al Diseño 1 a pesar de disponer de un diseño regular y un elemento de procesamiento más versátil. / This research work explores the design and implentation of digital architectures that allows parallel data processing. The particle filtering in real time is considered as case study specially for those applications that requires thousands of particles. In those cases the algorithm presents a bottle neck in the execution time of the filter due to the resampling operation which can not be parallelized in a straight way. The study had as objectives the bibliographic revision of resampling algorithms and particle filter implementation and the proposition of digital architectures for processing elements that integrate a distributed processing architecture. The bibliographic revision of strategies to parallelize resampling algorithms was carried out. Further a quantitative and qualitative evaluation of the strategies was made. The distributed resampling strategy was choosen for the architecture implementations. This strategy is based on the distribution of the resampling operation into groups of particles. From the evalution it is concluded that: the estimation error of the filter is improved by increasing the number of particles per group. However, increasing the number of groups with equal quantity of particles does not reduce the error estimation. Three digital architectures were proposed based on distributed resampling. The two first architectures are based on the dataflow computational model and the third one is an array of general purpose processors that conforms a Single Instruction Multiple Data architecture (SIMD). First design is focused on maximizing the data processing rate meanwhile the two other designs are focused on reducing the required silicon area. In order to reduce the silicon area a time multiplexing of hardware resources was implemented. A comparison in terms of execution time and silicon area was carried out for the three proposed architectures. From this analysis is possible to observe taht the time multiplexing of hardware resources was successful in reducing the silicon area. Comparing Design 1 and Design 2 it is concluded that: for an equal number of processing groups instantiated Design 1 results more appropiate when data processing rate is important meanwhile Design 2 is the best option when the design goal is to reduce the silicon area. Finally Design 3 does not presents any advantage compared to Design 1 despite its more versatile processing element and its regular design.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

Esta dissertação introduz o conceito de cortes KL, o que permite controlar tanto o número K de entradas como o número L de saídas em uma região de um circuito. O projeto de um circuito digital pode ser dividido em duas fases: síntese lógica e síntese física. Dentro de síntese lógica, um dos principais passos é o mapeamento tecnológico. Tradicionalmente, o processo de mapeamento tecnológico somente lida com funções de saída única, para a construção de circuitos. O objetivo deste método é explorar o uso de blocos de múltiplas saídas no mapeamento tecnológico. Para prover escalabilidade, o conceito de fatoração de cortes é estendido para os cortes KL. Algoritmos para enumerar esses cortes e também para enumerar alguns subconjuntos de cortes com características específicas são apresentados e os resultados são mostrados. Como exemplos de aplicações práticas, diferentes algoritmos de cobertura são propostos. O algoritmo guloso é uma alternativa simples e produz bons resultados em área, mas é muito restritivo, pois não é factível em mapeamento orientado à atraso. Outro algoritmo de cobertura apresentado é uma extensão do algoritmo de fluxo de área e permite a utilização de cortes com várias saídas, mantendo possível a consideração de outros custos. Um algoritmo de correspondência Booleana que é capaz de lidar com blocos com múltiplas saídas também é descrito. Isso permite a utilização de uma biblioteca padrão com células com mais de uma saída no mapeamento tecnológico. Os resultados mostram a viabilidade e utilidade do método. / This thesis introduces the concept of KL-feasible cuts, which allows controlling both the number K of inputs and the number L of outputs in a circuit region. The design of a digital circuit can roughly be divided in two phases: logic synthesis and physical synthesis. Within logic synthesis, one of the main steps is the technology mapping. Traditionally, the technology mapping process only handles single output functions, in order to construct circuits. The objective of this method is to explore the use of multiple output blocks on technology mapping. To provide scalability, the concept of factor cuts is extended to KL-cuts. Algorithms for enumerating these cuts and also for enumerating some subsets of cuts with some special characteristics are presented and results are shown. As examples of practical applications, different covering algorithms are proposed. The greedy algorithm is a simple alternative and produces good results in area, but it is too restrictive, as it is not practical in timing oriented mapping. The other covering algorithm presented is an extension to the area flow algorithm and allows cuts with multiple outputs to be used while making possible the control of some other costs. A Boolean matching algorithm that is able to handle multiple output blocks is also described, which permits the use of a standard cell library with more than one output on technology mapping. The results show the viability and usefulness of the method.

Made available in DSpace on 2010-04-20T20:20:25Z (GMT). No. of bitstreams: 1 53465.pdf: 493980 bytes, checksum: b3f8887afbaef809a804ae58f5531cbf (MD5) Previous issue date: 2005-04-05T00:00:00Z / O mercado mundial de semicondutores cresce vigorosamente ao longo de décadas impulsionado pela evolução tecnológica, que permitiu semicondutores de melhor performance a um custo relativamente menor. Entretanto os gastos com fábricas e P&D aumentam junto com a evolução da tecnologia, obrigando as empresas a controlar as métricas financeiras em busca da lucratividade necessária para financiar o desenvolvimento das novas tecnologias. O crescimento do mercado motivou vários países a fornecerem incentivos para atrair investimentos de semicondutores. Este trabalho segmenta o mercado de semicondutores de acordo com as tecnologias de espessura da pastilha de silício e utiliza as principais teorias sobre vantagem competitiva e investimento internacional, para analisar os incentivos que uma empresa de semicondutores teria para estabelecer uma fábrica de difusão de wafers e uma operação de design house no Brasil. A indústria de semicondutores brasileira está em seu estágio inicial, e existem algumas ações do governo juntamente com a iniciativa privada que apresentaram resultados positivos, entretanto é necessário reavaliar a efetividade dos incentivos oferecidos atualmente. Existe a possibilidade do Brasil atrair empreendedores para explorar oportunidades em nichos de mercado e assim iniciar a construção de uma cadeia completa de desenho, fabricação e utilização de semicondutores no Brasil. E o papel do governo será fundamental para dar o impulso inicial.

Esta dissertação introduz o conceito de cortes KL, o que permite controlar tanto o número K de entradas como o número L de saídas em uma região de um circuito. O projeto de um circuito digital pode ser dividido em duas fases: síntese lógica e síntese física. Dentro de síntese lógica, um dos principais passos é o mapeamento tecnológico. Tradicionalmente, o processo de mapeamento tecnológico somente lida com funções de saída única, para a construção de circuitos. O objetivo deste método é explorar o uso de blocos de múltiplas saídas no mapeamento tecnológico. Para prover escalabilidade, o conceito de fatoração de cortes é estendido para os cortes KL. Algoritmos para enumerar esses cortes e também para enumerar alguns subconjuntos de cortes com características específicas são apresentados e os resultados são mostrados. Como exemplos de aplicações práticas, diferentes algoritmos de cobertura são propostos. O algoritmo guloso é uma alternativa simples e produz bons resultados em área, mas é muito restritivo, pois não é factível em mapeamento orientado à atraso. Outro algoritmo de cobertura apresentado é uma extensão do algoritmo de fluxo de área e permite a utilização de cortes com várias saídas, mantendo possível a consideração de outros custos. Um algoritmo de correspondência Booleana que é capaz de lidar com blocos com múltiplas saídas também é descrito. Isso permite a utilização de uma biblioteca padrão com células com mais de uma saída no mapeamento tecnológico. Os resultados mostram a viabilidade e utilidade do método. / This thesis introduces the concept of KL-feasible cuts, which allows controlling both the number K of inputs and the number L of outputs in a circuit region. The design of a digital circuit can roughly be divided in two phases: logic synthesis and physical synthesis. Within logic synthesis, one of the main steps is the technology mapping. Traditionally, the technology mapping process only handles single output functions, in order to construct circuits. The objective of this method is to explore the use of multiple output blocks on technology mapping. To provide scalability, the concept of factor cuts is extended to KL-cuts. Algorithms for enumerating these cuts and also for enumerating some subsets of cuts with some special characteristics are presented and results are shown. As examples of practical applications, different covering algorithms are proposed. The greedy algorithm is a simple alternative and produces good results in area, but it is too restrictive, as it is not practical in timing oriented mapping. The other covering algorithm presented is an extension to the area flow algorithm and allows cuts with multiple outputs to be used while making possible the control of some other costs. A Boolean matching algorithm that is able to handle multiple output blocks is also described, which permits the use of a standard cell library with more than one output on technology mapping. The results show the viability and usefulness of the method.