Les convertisseurs de puissance structurés autour de puces de puissance (IGBT, MOSFET, diodes, ...) sont de plus en plus sollicités dans les systèmes de transport, du ferroviaire à l'aéronautique, en passant par l'automobile. Dans toutes ces applications, la fiabilité des composants constitue encore un point critique. C'est notamment le cas dans la chaîne de traction de véhicules électriques (VE) et hybrides (VH, où les puces sont souvent exposées à de fortes contraintes électriques, thermiques et mécaniques pouvant conduire à la défaillance. Dans ce contexte, l'amélioration des connaissances sur les effets des dégradations des composants semi-conducteurs de puissance et leurs assemblages dus au stress électrothermiques et thermomécaniques est incontournable. En particulier sur la puce semi-conductrice elle-même, siège d'interactions physiques importantes, et en son voisinage immédiat. Les objectifs de la thèse sont de mettre en lumière les stress électro-thermiques et mécaniques dans les puces et leurs effets sur la puce et son voisinage immédiat et à évaluer les effets de dégradations à l'aide de modèles distribués. Les travaux comportent ainsi deux volets. Un volet expérimental original visant la caractérisation électrothermique de puce de puissance (IGBT et diode) sur la base de micro-sections. La piste suivie par cette approche devrait permettre de rendre possible la caractérisation d'un certain nombre de grandeurs physiques (thermiques, électriques et mécaniques) sur les tranches sectionnées des puces sous polarisation (en statique, voire en dynamique) et ainsi contribuer à l'amélioration des connaissances de leur comportement. Ainsi, des cartographies de distributions verticales de température de puce IGBT et diode et de contraintes mécaniques sont présentées. C'est à notre connaissance une voie originale qui devrait permettre de d’ouvrir un large champ d'investigation dans le domaine de la puissance.Le second volet est théorique et consiste à mettre en place un modèle électrothermique distribué de puce IGBT. Cette modélisation comme nous l'envisageons implique de coupler dans un unique environnement (Simplorer) une composante thermique et une composant électrique. Le développement choisi passe par l'utilisation de modèle physique d'IGBT tels que celui de Hefner. Ce modèle est ensuite appliqué pour étudier le rôle et les effets du vieillissement de la métallisation de puce lors de régimes électriques extrêmes répétitifs tels que les courts-circuits. Un aspect original du travail est la démonstration par analyse numérique du mode de défaillance par latch-up dynamique à l'instant de la commande d'ouverture du courant de court-circuit. Ce phénomène bien qu'ayant été observé lors de vieillissement d'IGBT par répétition de courts-circuits n'avait à notre connaissance pas encore été simulé. La modélisation distribuée de la puce et la simulation du phénomène nous a ainsi permis de vérifier certaines hypothèses. / Power modules, organized around power chips (IGBT, MOSFET, diodes, …), are increasingly needed for transportations systems such a rail, aeronautics and automobile. In all these application, power devices reliability is still a critical point. This is particularly the case in the powertrain of hybrid or electric vehicle in which power chips are often subjected to very high electrical and thermal stress levels such as hybrid or electric vehicle, power devices are subjected to very high electrical, thermal and mechanical stress levels which may affect their reliability.Thus, the ability to analyze the coupled phenomena and to accurately predict degradation mechanisms in power semiconductors and their effects due to electro-thermal and thermo-mechanical stress is essential. Especially on the semiconductor chip where significant physical interactions occur and its immediate vicinity. The aim of this work is to highlight the electro-mechanical and thermal stress and their effects on the semiconductor chip and its immediate vicinity, by evaluating the effects of damage using distributed models. This work consists of two parts :An original experimental approach concerning the elctro-thermal characterization of cross section power chips (IGBT and diodes). In this approach, it is exposed for the first time, an original way to characterize vertical thermal distributions inside high power silicon devices under forward bias. Thus, the vertical mapping of temperature and mechanical stress of IGBT and diode chip are presented. The impact of this work that is opens a wide field of investigations in high power semiconductor devices. The second part is theoretical and aims to implementing a distributed electro-thermal model of IGBT chip.The modeling strategy consists on a discretization of the power semiconductor chip in macro-cells with a distributed electro-thermal behavior over the chip area. In case of the IGBT devices each macro-cell is governed by the Hefner model and electrically linked by their terminals. Temperature variable used in these macro-cells are obtained by a nodal 3D-RC thermal model. This allows the distributed electro-thermal problem to be solved homogeneously and simultaneously by a circuit solver such as Simplorer. The aim of this model is to allow the accurate analysis of some effects ine the electrical and thermal coupling over the chip. Especially, this model should allow explaining some effects such as the contacts position over the die metallization and the ageing of the emitter metallization of the chip. In a first step, the model is used to clarify how the current and the temperature map are distributed over the chip according to the relative positions between cells and wire bond contacts on the top-metal during short-circuit operation. In a second step, we will show how dynamic latch-up failures may occur when trying to turn-off a short circuit process.

L’utilisation diversifiée des dispositifs de l’électronique de puissance est une conséquence des avancées fulgurantes dans la compréhension théorique de la physique des semi-conducteurs. L’approche applicative se traduit par la conception de modules de puissance au sein desquels sont implantées des puces semi-conductrices. Les densités de puissance injectées dans ces composants ne cessent d’accroitre et les seuils d’intégration sont également toujours repoussés dans le sillage de la conception de systèmes à encombrement réduit. Dès lors, la gestion des contraintes, notamment électrothermiques, est devenue un challenge majeur dans l’utilisation des systèmes de l’électronique de puissance. L’environnement sévère résultant des profils de température contraignants fait qu’une attention particulière est portée sur les aspects de fiabilité des dispositifs. Les stratégies de suivi de l’état de santé des modules et les méthodes de caractérisation des assemblages de puissance nécessitent l’estimation de la température des puces semi-conductrices.Diverses méthodes sont aujourd’hui mises en œuvre afin d‘estimer la température des composants semi-conducteurs ; cette dernière étant assimilée à une température de jonction virtuelle Tjv, caractéristique de la zone active des puces semi-conductrices. Les paramètres électriques thermosensibles (PETS) sont largement utilisés afin d’estimer la température de jonction de ces puces. La problématique de la représentativité de ces PETS n’est toutefois pas suffisamment adressée dans la littérature scientifique. Il est par conséquent nécessaire de mettre au point des moyens et méthodes complémentaires afin d’évaluer des paramètres thermosensibles, notamment dans les conditions de fonctionnement des composants au sein des convertisseurs de l’électronique de puissance.Dans le cadre de nos travaux de thèse, nous avons réalisé une puce semi-conductrice instrumentée qui offre la possibilité de mener de manière simultanée une mesure de température avec un PETS et un capteur résistif. Les procédés classiques de la microélectronique sont adaptés à l’électronique de puissance pour la réalisation de cet outil de validation des PETS. Les capteurs résistifs sont implémentés à la surface de composants de puissance du commerce (Diodes, IGBTs) ; ces composants instrumentés sont par la suite intégrés dans des modules de puissance. Une campagne expérimentale est menée en dernier lieu pour valider le bon fonctionnement des capteurs sur la base d’une comparaison de mesures de température par thermographie infrarouge et avec un PETS dédié. / The fast-paced advancements in the understanding of semiconductor theoretical basis lead to the conception of diversified power electronic devices. In the field of power electronics, the efficiency of those devices is strongly linked to high power rates and full integration trends that guide the design process of converters. Consequently, electrothermal constraints management is gaining importance when it comes to the reliability aspect of power systems. The key parameter that needs to be monitored during converter lifetime is the junction temperature of semi-conductor components.Many methods are used to estimate the junction temperature of semi-conductor chips embedded into power converters. That parameter is usually defined as a virtual junction temperature Tjv which reflects the temperature of the active parts of power chips. Among those approaches, ThermoSensitive Electrical Parameters (TSEPs) are widely employed. Nonetheless, the representativeness of TSEPs is not fully addressed in the scientific literature. It is therefore mandatory to investigate this aspect using new additional methods to validate the temperature measurements performed thanks to TSEPs, especially under the converter’s conditions of use.As part of our work, a new temperature measurement tool dedicated to TSEPs validation is designed. Microelectronic conventional processes are adapted in order to develop a power instrumented chips (Diodes, IGBTs) with integrated temperature sensor. It makes possible simultaneous junction temperature measurements using a TSEP and the on-chip resistive detector. The experimental validation results are performed using instrumented power modules and infrared thermography.

Ce travail présente le développement d’un banc de mesure thermique, pour la mesure : de réseaux I (V), d’impédance basse fréquence et de bruit basse fréquence des composants semi-conducteurs. Le banc de mesure de bruit BF est composé d’un amplificateur de tension faible bruit, d’un amplificateur transimpédance, d’un analyseur FFT et d’un support thermique. Ce banc a permis d’extraire les sources de bruit en courants équivalentes aux accès du transistor pour différentes densités de courant et à différentes températures. Dans le but de calculer l’énergie d’activation et la section de capture des pièges grâce à la localisation des fréquences de coupures de bruit GR dans la technologie du TBH InGaP/GaAs. Dans un deuxième temps, nous avons étudié le bruit basse fréquence dans le transistor InGaP/GaAs et les jonctions base émetteur, base collecteur et la résistance TLM par le moyen de simulation physique et de mesure de densité spectrale de puissance de bruit basse fréquence. Grâce à ces mesures, nous avons pu extraire les sources de bruit internes locales commandées et non commandées. Cette extraction nous a permis de calculer les énergies d’activations, les sections de capture et de valider la simulation physique. / This work presents the development of a thermal test bench for I(V) characteristics, for low frequency impedance and for low frequency noise of semiconductor components. This thermal bench for low frequency noise measurement is composed of a low-noise voltage amplifier, a low-noise transimpedance amplifier, an FFT vector signal analyzer and a thermal chuck. This measurement bench has allowed to extract the current noise sources equivalent to the access transistor at different current densities and at different temperatures. In order to calculate the activation energy and the capture cross section of traps thanks to the localization of the cutoff frequency of GR noise in HBT InGaP / GaAs technology. Secondly, we studied the low frequency noise in the transistor InGaP / GaAs and the differents junctions: emitter base, collector base and the base represented by the TLM resistance using physical simulations and measurements of low-frequency noise power spectrum density. Using this measurements, we extract the controlled and not controlled local internal noise sources. The extraction has allowed us to calculate the activation energy, the capture cross sections and validate the physical simulation.