The goal of this master thesis was to design an algorithm that will be able to measure the difference between two programs based on their behavioral description. For the algorithm needs, the Levenshtein distance method between two strings and NCD method, were used. Both methods have their implementation approach and test result described. This term also discusses various methods of program analysis in virtual machine environment, as well as explanation of some basic concepts regarding malware analysis.

No description available.

<p>Det här examensarbetet presenterar en evaluering av en <em>Klockkorrigerare av klockpulsbredd</em>. Den består främst av en korrigerare av klockpulsbredd (<em>Duty Cycle Corrector DCC</em>) och även en fördröjningslåst loop (<em>Delayed Locked Loop </em><em>DLL</em>). Det finns många olika korrigerare av klockpulsbredden designade förut, de två populäraste arkitekturerna då har varit enkel eller dubbel återkopplings loop. Den huvudsakliga skillnaden mellan dem är att enkel återkopplings loop använder sig av en öppen loop medan den dubbla varianten istället har en stängd loop. I det här projektet kommer en ny arkitektur att presenteras. Konceptet i den nya designen är att dela upp korrigeraren av klockpulsbredden i två delar, en korrigerare och en detektor. Detektorn får utsignalen från den fördröjningslåsta loopen som insignal och talar om för korrigeraren via två utsignaler ifall signalen behöver justeras. Detektorn är uppdelad i två likadana fördröjningselement, som båda är klockade av utsignalen och dess invers från den fördröjningslåsande loopen, fast i omvänd ordning. Det här gör det möjligt att avgöra om klockpulsbredden av signalen är över eller under 50 %. Om så är fallet kommer den att justeras av korrigeraren för att sedan skickas som insignal till den fördröjningslåsande loopen.</p><p>Abstraktionsnivån för det här projektet har varit systemnivå, detta för att kunna vara riktigt säker på att arkitekturen verkligen fungerar innan ett riktigt chip tillverkas. Tips på framtida projekt är att gå vidare till schemanivå för att slutligen göra en implementering och mätningar på ett riktigt chip av den här <em>Klockkorrigeraren av klockpulsbredd </em>när det är känt att idén fungerar.</p><p> </p>

<p>The non-overlapping clock signal generator circuits are key elements in switched capacitor circuits since non-overlapping clock signals are generally required. Non-overlapping clock signals means signals running at the same frequency and there is a time between the pulses that none of them is high. This time (when both pulses are logic 0) takes place when the pulses are switching from logic 1 to logic 0 or from logic 0 to logic 1. In this thesis this type of clock signal generators are analyzed and designed for different requirements on the switched capacitor (S/C) circuits. Different analytical models for the delay in CMOS inverters are studied. The clock generators for digital circuits based on phase-locked loop and delay-locked loop are also studied. An algorithm, which can automatically size the non-overlapping clock generator circuits, was implemented.</p>

Sophisticated power electronic apparatus and their digital control systems are finding increasing applications in electric power systems at generation, transmission, distribution and utilization levels. It is essential to carry out rigorous performance evaluation of such apparatus before commissioning. Field Programmable Gate Arrays (FPGAs) are becoming an attractive platform for accelerating computationally intensive applications. This thesis presents a FPGA-based real-time digital simulator for power electronic drives based on realistic device characteristics. A 3-level 12-pulse Voltage Source Converter (VSC) fed induction machine drive is implemented on the FPGA. The system components include the 3-level VSC, the induction machine, the direct field oriented controller, and the pulse width modulator. Both system-level and device-level IGBT models are utilized to implement the VSC. The VSC model is computed at a fixed time-step of 12:5ns allowing an accurate representation of the IGBT nonlinear switching characteristics. Altera Startix EP1S80 and EP3SL150F1152C2 FPGA boards utilized for the real-time simulation. All models were implemented in VHDL. The FPGA boards were interfaced to external DAC boards to display real-time results on the oscilloscope. The real-time results were validated using an off-line cosimulation set-up using the SABER and MATLAB/SIMULINK software. / Power Engineering and Power Electronics

Det här examensarbetet presenterar en evaluering av en Klockkorrigerare av klockpulsbredd. Den består främst av en korrigerare av klockpulsbredd (Duty Cycle Corrector DCC) och även en fördröjningslåst loop (Delayed Locked Loop DLL). Det finns många olika korrigerare av klockpulsbredden designade förut, de två populäraste arkitekturerna då har varit enkel eller dubbel återkopplings loop. Den huvudsakliga skillnaden mellan dem är att enkel återkopplings loop använder sig av en öppen loop medan den dubbla varianten istället har en stängd loop. I det här projektet kommer en ny arkitektur att presenteras. Konceptet i den nya designen är att dela upp korrigeraren av klockpulsbredden i två delar, en korrigerare och en detektor. Detektorn får utsignalen från den fördröjningslåsta loopen som insignal och talar om för korrigeraren via två utsignaler ifall signalen behöver justeras. Detektorn är uppdelad i två likadana fördröjningselement, som båda är klockade av utsignalen och dess invers från den fördröjningslåsande loopen, fast i omvänd ordning. Det här gör det möjligt att avgöra om klockpulsbredden av signalen är över eller under 50 %. Om så är fallet kommer den att justeras av korrigeraren för att sedan skickas som insignal till den fördröjningslåsande loopen. Abstraktionsnivån för det här projektet har varit systemnivå, detta för att kunna vara riktigt säker på att arkitekturen verkligen fungerar innan ett riktigt chip tillverkas. Tips på framtida projekt är att gå vidare till schemanivå för att slutligen göra en implementering och mätningar på ett riktigt chip av den här Klockkorrigeraren av klockpulsbredd när det är känt att idén fungerar.

The non-overlapping clock signal generator circuits are key elements in switched capacitor circuits since non-overlapping clock signals are generally required. Non-overlapping clock signals means signals running at the same frequency and there is a time between the pulses that none of them is high. This time (when both pulses are logic 0) takes place when the pulses are switching from logic 1 to logic 0 or from logic 0 to logic 1. In this thesis this type of clock signal generators are analyzed and designed for different requirements on the switched capacitor (S/C) circuits. Different analytical models for the delay in CMOS inverters are studied. The clock generators for digital circuits based on phase-locked loop and delay-locked loop are also studied. An algorithm, which can automatically size the non-overlapping clock generator circuits, was implemented.

No description available.

Effiziente Prozesse sind Voraussetzung für die Wettbewerbsfähigkeit von Unternehmen. In den Ingenieurwissenschaften stellt dies eine strukturierte, zügige und gut dokumentierte Arbeit dar. Der folgende Artikel zeigt Möglichkeiten zur Effizienzsteigerung bei der Nutzung von Mathcad® durch den Einsatz von DLLs. Diese können mit MACCONEX automatisch aus dem Mathcad®- Arbeitsblatt erzeugt werden.

L'imagerie moléculaire est un domaine permettant d'observer et d'analyser in vivo le fonctionnement cellulaire et tissulaire. Elle permet une meilleure compréhension des bioprocessus et par ricochet, le diagnostic, le traitement et le suivi de plusieurs maladies telles que les maladies neurologiques, cardiovasculaires ou les tumeurs cancéreuses. Le LabPET[indice supérieurTM] II, un scanner d'imagerie médicale TEP en développement au sein du Groupe de Recherche en Appareillage Médical de Sherbrooke (GRAMS), vise à atteindre une résolution spatiale submillimétrique. Ceci demande une densité de détecteurs de l'ordre de 37 000, répartis sur un anneau de 15 cm de diamètre par 12 cm de longueur axiale. Le but ultime est de pouvoir jumeler la tomodensitométrie (TDM) durant la même séance, et de combiner ainsi les informations métaboliques et les informations anatomiques tout en assurant une réduction par un facteur 1,5 à 5 la dose de rayon X par rapport aux doses actuelles en TDM. Ce défi est réparti sur plusieurs axes, parmi lesquels se trouve la chaîne de détection frontale analogique. Un circuit intégré (ASIC) a été développé pour atteindre les performances attendues en TEP et initier des travaux en TDM par comptage de photons individuels. La conception se base sur l'approche de mesures au-dessus d'un seuil (Time Over Threshold (TOT)). Ce choix impose un soin particulier au niveau de l'extraction de l'information temporelle des événements détectés. Ainsi, un convertisseur temps numérique a été conçu à partir d'une boucle à verrouillage de délai (DLL). Le convertisseur comporte deux composantes dont un compteur grossier synchronisé sur l'horloge de référence de 100 MHz (10 ns) et un autre compteur d'une résolution de 312.5 ps.