Submitted by Bruna Rodrigues (bruna92rodrigues@yahoo.com.br) on 2017-09-27T13:26:55Z No. of bitstreams: 1 DissJM.pdf: 2673232 bytes, checksum: a6b6389e9d32ab31c83fab91fa0abc4c (MD5) / Approved for entry into archive by Ronildo Prado (producaointelectual.bco@ufscar.br) on 2017-10-31T16:46:41Z (GMT) No. of bitstreams: 1 DissJM.pdf: 2673232 bytes, checksum: a6b6389e9d32ab31c83fab91fa0abc4c (MD5) / Approved for entry into archive by Ronildo Prado (producaointelectual.bco@ufscar.br) on 2017-10-31T16:46:50Z (GMT) No. of bitstreams: 1 DissJM.pdf: 2673232 bytes, checksum: a6b6389e9d32ab31c83fab91fa0abc4c (MD5) / Made available in DSpace on 2017-10-31T16:47:02Z (GMT). No. of bitstreams: 1 DissJM.pdf: 2673232 bytes, checksum: a6b6389e9d32ab31c83fab91fa0abc4c (MD5) Previous issue date: 2017-02-24 / Não recebi financiamento / Since its conception Software Definined Network had a great growth and adoption in several areas, exploring and expanding more and more forms to use this technology. For development of an application using OpenFlow protocol, some resources are needed as assets that support it, controller and test environments that can be used as emulated, simulated or even scheduling resources in a testbed. This work aims to explore the differences of implementation and tradeoff between these well-known environments and the trade, pointing numbers that are interesting to choose a method. The environments are comparable in performances with links of low data transmission like 100MB and 1GB however it has a significant difference in with links of 10GB, besides differences of modeling and particular use of each one. / Desde sua concepção Redes Definidas por Software teve um grande crescimento e adoção em diversas áreas, explorando e expandindo cada vez mais as formas de utilização dessa tecnologia. Para desenvolver uma aplicação utilizando o protocolo OpenFlow são necessários recursos que possuem suporte para tal, controlador e ambiente de testes sendo que estes podem ser emulados, simulados ou mesmo com a reserva de uma testbed. Este trabalho procura explorar as diferenças de implementação e o tradeoff entre esses ambientes bem conhecidos, apontando números que sejam interessantes na hora da escolha de qual método utilizar. Os ambientes se mostram equiparáveis em desempenho com links de baixa transmissão de dados como 100MB e 1GB, porém tem uma diferença significativa em relação a links de 10GB, além de diferenças de modelagem e uso particulares de cada um.

Os sistemas de comando e controle podem ser definidos como sistemas integrados de doutrinas, procedimentos, estruturas organizacionais, pessoal, equipamentos, instalações e comunicações com o intuito de apoiar os comandantes no comando e controle nas operações e atividades militares. Sistemas de comando e controle apresentam funcionalidades que permitem aos seus operadores obterem eficácia das forças de segurança sob o seu comando, reduzindo a quantidade de material e pessoal necessária para realizar as tarefas e aumentando a probabilidade de êxito nas missões sob sua coordenação. A atualização dinâmica do cenário situacional é muito dependente das tecnologias de comunicação utilizadas nos equipamentos das operações. A grande variedade e complexidade dos equipamentos usados para essa comunicação encarecem o desenvolvimento de soluções nesse campo. Com intuito de reduzir custos e prazos, estudos de simulações e emulações com uso de softwares simuladores têm sido empregados na análise desses sistemas. Contudo, os softwares simuladores de rede conhecidos, como por exemplo, software NCTUns, não abrangem todas as funcionalidades necessárias para simulações desses cenários. Para os sistemas de comando e controle em desenvolvimento pela indústria aeroespacial no país, algumas funcionalidades incluem suporte a configuração dinâmica de qualidade de serviço, redes móveis e do uso de hardware-in-the-loop. O objetivo deste trabalho é, então, estender as funcionalidades do software simulador de redes NCTUns para que seja possível modelar cenários militares, contemplando ainda o uso de equipamentos reais de rede junto ao simulador. Além desse desenvolvimento, foram elaborados também os testes e a validação das extensões.

Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória. / A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.

Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória. / A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.

Made available in DSpace on 2016-04-27T16:32:55Z (GMT). No. of bitstreams: 1 Raquel Quirino Pinas.pdf: 3833748 bytes, checksum: c2b6372e89926c7ecd395e44dd63b93b (MD5) Previous issue date: 2014-07-31 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / This study aims to focus on the understanding of reward and punishment practices in the Archdiocesan School of São Paulo from 1908 to 1963. The intention of this research has been to understand the relation between rewards and punishments in the school as historically given teaching practices, educational actions that stimulate a type of training that is of particular interest of this school s culture, as well as its disciplinarian management. The hypothesis is that the meaning of the rewards and punishments are related, interdependent and promoted by the school s culture itself, in spite of the circulation of origin myths that aim to abolish the punishment within the Marist pedagogy . The time frame is established between 1908, year in which the Marist Brothers entered the institution, and 1963, when the study s main source, the journal Echo by Collegio Archidiocesano, stopped being published, highlighting the crisis in the boarding school system and a containment in the disclosure of the school s rewards. The study starts from the history of education and focus its analysis on the educational practices accessed through the documents that are part of the Memorial s collection of the Marist Archdiocesan School of São Paulo, and by the collation of data gathered from other schools archives. As a result, it was noticed that rewarding encouraged the competitiveness considered as a quality of masculine virtuosity of the political man to be formed / O objetivo deste estudo centra-se no entendimento das práticas de premiação e punição no Colégio Arquidiocesano de São Paulo entre 1908 e 1963. A intenção da pesquisa foi compreender qual a relação entre prêmios e castigos na escola como práticas pedagógicas historicamente dadas, ações escolarizadas que estimulam um tipo de formação que é de interesse particular desta cultura escolar, além de conduta disciplinadora. A hipótese é de que os significados das premiações e punições estão relacionados, são interdependes e estimulados pela própria cultura escolar, a despeito da circulação de mitos fundadores que apontam para a abolição do castigo dentro da pedagogia marista . O recorte temporal está fixado entre 1908, ano de entrada dos Irmãos Maristas na instituição e 1963, quando a principal fonte para o estudo, a Revista Echos do Collegio Archidiocesano, deixa de ser publicada, evidenciando a crise no sistema de internato e um refreamento na divulgação das recompensas no colégio. O estudo constitui-se a partir da história da educação e centra sua análise nas práticas escolares acessadas a partir dos documentos que compõem o acervo do Memorial do Colégio Marista Arquidiocesano de São Paulo, e no cotejamento de informações levantadas nos registros de outras instituições escolares. Como resultado, percebeu-se que as premiações incentivaram a competitividade tratada como qualidade da virtuosidade masculina do varão político a ser formado

Fundação de Amparo a Pesquisa do Estado de Minas Gerais / This work presents the development of a learning platform for testing the three-phase induction motors. The project is the implementation and automation of a mechanical bench for testing in electrical machines with power less than 5HP. The developed bench allows user interaction, gradual and assisted in all stages, ie, from the design of the electric machine to the experimental verification of the dynamic behavior of the tested machine. Teaching resources from educational are illustrated by the results obtained with the control of a dc machine operating as a generator driven by three-phase induction motor. With this stand it is possible to perform significant tests to determine the performance of electric motors, such as measuring voltages and stator currents, speed, torque and power on to the motor shaft, beyond the graphics of torque and current versus speed , power and efficiency versus applied load factor. To drive and processing of information obtained (measures), uses a data acquisition system controlled by an application developed specifically for this work in graphical programming using the \"LabVIEW \" software. The study was conducted in steps like the following description: literature review study of NBR 5383-1(2002) (Brazilian rules of electrical machines), study and simulation of induction motors, physical design of the bench, specification of sensors and equipment, assembly and implementation of the testing manager application. / Neste trabalho apresenta-se o desenvolvimento de uma plataforma didática para ensaios de motores de indução trifásico. O projeto consiste na implementação e automação de uma bancada mecânica para ensaios de motores elétricos com potência de até 5CV. A plataforma desenvolvida permite uma interação do usuário, gradual e assistida, em todos os estágios dos ensaios, ou seja, desde a escolha do tipo da máquina elétrica até a verificação experimental do comportamento dinâmico da máquina ensaiada. Os recursos didáticos da ferramenta educacional são ilustrados com resultados obtidos com o controle de uma máquina de corrente contínua, operando como gerador acionada por um motor de indução trifásico. Com esta bancada é possível a realização de testes relevantes para determinação de desempenho dos motores elétricos, como a medição de tensões e correntes de estator, velocidade, conjugado e potência no eixo da máquina ensaiada, além da obtenção das curvas de conjugado e corrente versus velocidade, fator de potência e rendimento versus carga aplicada. Para acionamento e processamento de informações obtidas (mensuradas), utiliza-se um sistema de aquisição de dados controlado por um aplicativo desenvolvido especificamente para este trabalho na linguagem de programação gráfica ―LabVIEW ‖. O trabalho foi desenvolvido nas seguintes etapas: levantamento bibliográfico, estudo da Norma NBR 5383-1(2002), estudo e simulação dos motores de indução trifásicos, projeto físico da bancada, especificação dos sensores e equipamentos, montagem da bancada e implementação do aplicativo gerenciador dos ensaios. / Mestre em Ciências

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-08-06T19:17:03Z No. of bitstreams: 1 HERON ARAGÃO MONTEIRO - DISSERTAÇÃO PPGCC 2012..pdf: 15948168 bytes, checksum: e445512265f530700a45c3924f68aa02 (MD5) / Made available in DSpace on 2018-08-06T19:17:03Z (GMT). No. of bitstreams: 1 HERON ARAGÃO MONTEIRO - DISSERTAÇÃO PPGCC 2012..pdf: 15948168 bytes, checksum: e445512265f530700a45c3924f68aa02 (MD5) Previous issue date: 2012-05-31 / Com o avanço da nanotecnologia, a computação quântica tem recebido grande destaque no meio científico. Utilizando os fundamentos da mecânica quântica, têm sido propostos diversos algoritmos quânticos. E, até então, os mesmos têm apresentado ganhos significativos com relação às suas versões clássicas. Na intenção de poder ser verificada a eficiência dos algoritmos quânticos, diversos simuladores vêm sendo desenvolvidos, visto que a confecção de um computador quântico ainda não foi possível. Há duas grandes vertentes de simuladores: os simuladores por software e os simuladores por hardware, chamados de emuladores. Na primeira classe se encontram os programas desenvolvidos em um computador clássico, procurando implementar os fundamentos da mecânica quântica, fazendo uso das linguagens de programação clássicas. Na segunda, são utilizados recursos que não estejam vinculados à plataforma do computador clássico. Dentre os emuladores, particularmente, estudos têm sido realizados fazendo uso de hardware dedicado (mais especificamente, FPGAV). O presente trabalho propõem a verificação da real utilidade da plataforma FPGA, com a intenção de se desenvolver um emulador universal, que permita a emulação de qualquer classe de circuitos, e que os mesmos possam ser implementados com um maior número de q-bits em relação aos circuitos tratados nos trabalhos anteriores. / With the progress of nanotechnology, quantum computing has received great emphasis in scientific circles. Using the basis of quantum mechanics, different quantum algorithms have been proposed. And so far, they have presented significant gains with respect to its classic versions. In order to verify the efficiency of quantum algorithms, several simulators have been developed, since the construction of a quantum computer is not yet possible. There are two major classes of simulators, simulators via software and via hardware. The latter being also called emulators. In the first class, programs are developed in a classical computer, attempting to implement the fundamentais of quantum mechanics, making use of classic programming languages. In the second, resources are used that are not related to the classic computer platform. Among the emulators, in particular, studies have been made using dedicated hardware (more specifically, FPGA's2). The present work proposes the use of the FPGA boards in emulation of quantum circuits aiming a gain scale in relation to the alternatives presented so far. The present work proposes checking the usefulness of the FPGA with the intention of developing an universal emulator that is able to emulate any type of circuit, and that they can be implemented with a larger number of q-bit in respect to the circuits treated in the previous works.