Orientador: João Maurício Rosário / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-18T19:32:48Z (GMT). No. of bitstreams: 1 Santos_LucianoAntonioFrezzatto_M.pdf: 5750912 bytes, checksum: c4a22f3fc8b9c19bf5c3cac9557903c4 (MD5) Previous issue date: 2011 / Resumo: Máquinas-ferramenta CNC são dispositivos complexos que executam movimentos automáticos, precisos e consistentes. Com o propósito de aprimorar o desempenho destes dispositivos face às mudanças bruscas de parâmetros agregados a posição, velocidade e aceleração no decurso de determinada trajetória torna-se imprescindível o estudo de novas arquiteturas de controle. A automação flexível permite que dispositivos robóticos mostrem-se cada vez mais velozes, motivando o desenvolvimento de técnicas que possibilitem de modo eficiente a substituição de controladores clássicos do tipo PID. Este estudo propôs-se a implementar um método alternativo para acionamento de um dispositivo cartesiano CNC de alta precisão com ênfase no desenvolvimento de um ambiente computacional para planejamento de movimentos e síntese de controladores. A geração de movimentos foi realizada por meio de um método de interpolação por splines que garantiu a continuidade e a suavidade dos perfis de trajetória. Para garantir que tais perfis fossem corretamente executados pelo dispositivo cartesiano, dois métodos de controle baseados no modelo do sistema foram implementados de forma a estabelecer comparação entre seus desempenhos. Em seguida, concebeu-se um ambiente de simulação com arquitetura aberta e flexível, o qual permitiu validar as estratégias propostas além de analisar a influência que perturbações externas causavam sobre o comportamento do dispositivo cartesiano. Tendo as estratégias sido validadas, procedeu-se à implementação em dispositivo físico utilizando uma placa FPGA para embarcar os controladores sintetizados. Os resultados mostraram que as estratégias propostas apresentaram bom desempenho quando empregadas junto ao dispositivo cartesiano CNC. Outrossim, o ferramental desenvolvido no estudo é suficientemente genérico para ser estendido a outras aplicações utilizando máquinas-ferramenta CNC / Abstract: CNC machine tools are complex devices that execute automatic, precise and consistent movements. Aiming to improve the performance of these devices due to sudden changes on parameters associated to position, speed and acceleration while performing a given trajectory, it becomes indispensable the study of new control architectures. The flexible automation allows faster robotic devices, motivating the development of techniques that efficiently substitute classic PID controllers. This study aimed to implement an alternative method for driving a high-precision CNC cartesian device focusing on the development of a computing environment for movement planning and synthesis of controllers. The movement generation was performed by means of a spline interpolation method that ensured the continuity and smoothness of trajectory profiles. To ensure that these profiles were correctly executed by the cartesian device, two control techniques based on the model of the system were implemented in order to establish comparisons between their performances. Then, a simulation environment with open and flexible architecture was conceived, which allowed the validation of the proposed techniques besides analyzing the influence of external disturbances on the cartesian device behavior. Having the strategies been validated, the implementation in physical device was done using a FPGA board to embed the synthesized controllers. The results showed that the proposed strategies had good performance when applied to the CNC cartesian device. Furthermore, the tools developed in the study are general enough to be extended to other applications using CNC machine tools / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Orientador: Eurípedes Guilherme de Oliveira Nóbrega / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-27T23:49:29Z (GMT). No. of bitstreams: 1 Almeida_CarlosCaetanode_M.pdf: 5316196 bytes, checksum: 8c3ec7a0c5709f2507df4dbc54c137b0 (MD5) Previous issue date: 2015 / Resumo: Esta dissertação apresenta o estudo de uma arquitetura para o processamento digital de imagens, desenvolvido através de dispositivos de hardware programável, no caso FPGA, para a implementação eficiente no domínio do tempo do algoritmo da convolução discreta, que permita sua integração em redes neurais de convolução com múltiplas camadas, conhecidas como ConvNets, visando sua aplicação na área de visão computacional. A implementação em software pode acarretar elevado custo computacional de muitos algoritmos, o que pode não atender às restrições de aplicações em tempo real, logo o uso de implementações em FPGA torna-se uma ferramenta atraente. A convolução 2D na área de visão computacional é um desses algoritmos. O uso de FPGA permite a adoção de execução concorrente para os algoritmos, por ser em hardware, possibilitando que as redes de convolução possam vir a ser adotadas em sistemas embarcados de visão computacional. Neste trabalho de pesquisa foram estudadas duas soluções. Na primeira foi implementado no FPGA o processador soft core NIOS II®, e programado o algoritmo. Na segunda solução, foi desenvolvida uma configuração em que o algoritmo foi implementado diretamente em hardware, sem a necessidade de um microprocessador tradicional. Os resultados mostram que uma redução expressiva do tempo de processamento pode ser esperada em aplicações reais. Na continuidade do trabalho, deverá ser implementado e testado o algoritmo completo como parte de uma aplicação de redes ConvNets / Abstract: This research work presents a study of the architecture applied to image processing, using programmable hardware devices, in this case FPGA, to an efficient implementation of the time domain discrete convolution algorithm, which enables its integration into multiple layers networks, known as ConvNets, aiming applications of computational vision. For some algorithms, the software implementation can imply high computational costs, which may not satisfy specific real time restrictions, which turns FPGA adoption an attractive solution. Image processing application of 2D convolution is one of these algorithms. Hardware implementation using FPGA can adopt algorithm concurrency, habilitating convolution nets to be adopted in embedded systems for computer vision applications. In this research work, two different solutions were studied. In the first solution, a soft core NIOS II® processor was implemented in a FPGA, and the convolution algorithm programmed. In the second solution, a complete hardware implemented algorithm was developed, exempting the need for a regular processor. Results show that an expressive processing time reduction may be expected in real applications. In the continuity of the research work, a complete ConvNet will be implemented and the convolution algorithm application tested in a more realistic condition / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Thesis (MScEng (Electrical and Electronic Engineering))--University of Stellenbosch, 2011. / ENGLISH ABSTRACT: Swarm intelligence research was inspired by biological systems in nature. Working ants and bees has captivated researchers for centuries, with the ant playing a major role in shaping the future of robotic swarm applications. The ants foraging activity can be adapted for different applications of robotic swarm intelligence. Numerous researchers have conducted theoretical analysis and experiments on the ants foraging activities and communication styles. Combining this information with modern reconfigurable computing opens the door to more complex behaviour with improved system dynamics. Reconfigurable computing has numerous applications in swarm intelligence such as true hardware parallel processing, dynamic power save algorithms and dynamic peripheral changes to the CPU core. In this research a brief study is made of swarm intelligence and its applications. The ants' foraging activities were studied in greater detail with the emphasis on a layered control system designed implementation in a robotic agent. The robotic agent’s hardware was designed using a partial self reconfigurable FPGA as the main building element. The hardware was designed with the emphasis on system flexibility for swarm application drawing attention to power reduction and battery life. All of this was packaged into a differential drive chassis designed specifically for this project. / AFRIKAANSE OPSOMMING: Die motivering vir swerm robotika kom van die natuur. Vir eeue fassineer swerm insekte soos bye en miere navorsers. Dit is verstommend hoe ’n groep klein en nietige insekte sulke groot take kan verrig. Die mier speel ‘n belangrike rol en is die sentrale tema van menige publikasies. Die mier se kos-soek aktiwiteit kan aangepas word vir swerm robotika toepassings. Hierdie aktiwiteit vervat verskeie sleutel konsepte wat belangrik is vir robotika toepassings. Deur bv. die mier se aktiwiteite te kombineer met dinamies herkonfigureerbare hardeware, kan meer komplekse gedrag bestudeer word. Die stelsel dinamika verbeter ook, aangesien dit nou moontlik is om sekere take in parallel uit te voer. Deur ’n interne prosesseerder in die herkonfigureerbare hardeware in te sluit, is dit nou vir die stelsel moontlik om homself te verander tydens taak verrigting. Komplekse krag bestuur gedrag is ook moontlik deurdat die prosesseerder die spoed en rand apparaat kan verander soos benodig. ‘n Verdere voordeel is dat die stelsel aanpasbaar is en dus vir verskeie navorsingsprojekte gebruik kan word. In hierdie navorsing word ’n literatuur studie van swerm robotika gemaak en word daar ook na toepassings gekyk. Met die klem op praktiese implementering, word die mier se kos-soek aktiwiteit in detail ondersoek deur gebruik te maak van ’n laag beheerstelsel. In hierdie laag beheerstelsel verteenwoordig elke laag ’n hoër vlak gedrag. Stelsel aanpasbaarheid en lae kragverbruik speel ’n deurslaggewende rol in die ontwerp, en om hierdie rede vorm ’n FPGA die hart van die sisteem.

Orientador: Luís Geraldo Pedroso Meloni / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-16T06:39:32Z (GMT). No. of bitstreams: 1 Okajima_HenriShinichideSouza_M.pdf: 2252019 bytes, checksum: df6b064fa2391bdd5665b43e140c56b1 (MD5) Previous issue date: 2010 / Resumo: Esta dissertação apresenta os resultados obtidos com a pesquisa e implementação de um sistema de demodulação para o receptor de rastreio de um radar de telemedidas. Um radar de telemedidas é responsável pela identificação de um conjunto de medidas realizadas no objeto espacial e enviadas para a antena através de um transponder. A antena de telemedidas deve rastrear o objeto, mantendo-se sempre apontada na direção deste. Para realizar esta função foi utilizada a técnica de monopulso de um canal. Na técnica de monopulso de um canal, cabe ao demodulador digital do receptor executar uma identificação de envoltória e uma demultiplexação temporal que deve permitir encontrar os valores angulares dos erros. A implementação resultou em uma placa de demodulador digital, realizada com um Field Programmable Gate Array (FPGA) da família Cyclone II, e um controlador Freescale, embarcados em uma Placa de Circuito Impresso (PCI) de quatro camadas, projetada para interfacear sinais digitais para controle do sistema de telemedidas e para condicionar os sinais analógicos para posterior processamento. Além de ter interface com placas específicas (por exemplo, CAF - Controle automático de freqüência, CAG - controle automático de ganho, Gerador de Teste, etc), possui também uma interface Controller Area Network (CAN) para comunicação com os módulos de controle de servomecanismos da antena e de interface usuário. Foi desenvolvido também um ambiente de simulação para o demodulador digital em Matlab permitindo verificar a coerência com os resultados esperados e traçar cenários de testes / Abstract: This project presents the results obtained by the research and development of a Demodulation System for a telemetry radar tracking receiver. A telemetry radar system is responsible for identifying a set of measures taken from a spatial artifact and is transmitted by a transponder to its antenna. The telemetry antenna must track the spatial object, maintaining the antenna pointing in the correct direction. To execute this function a single channel monopulse technique is applied. Since the single channel monopulse technique is used, a digital demodulator task is then run for amplitude identification and the de-multiplexing time frame must occur in order to calculate the angle values of errors. This process is explained during the dissertation after the presentation of the main characteristics of radars and some aspects of telemetry systems. The solution is a digital demodulator electronic board, build with an FPGA (Field Programmable Gate Array) from Altera Cyclone II® family, and a Freescale® controller, over a multilayer PCB (Printed Circuit Board) projected to interface with digital signals for the Telemetry Control System and to conditioning analogical signals for processing tasks. The developed board has the CAN (Controller Area Network) interface to communicate with the servomechanism control modules associated with the Antenna and is placed in an armored drawer - to avoid electromagnetic noises - as well as to interact with other specific board functions.A simulation environment was achieved for the digital demodulator in Matlab, allowing the results verification and allowing to establish others testing scenarios / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientadores: João Marcos Travassos Romano, Cynthia Cristina Martins Junqueira / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-17T17:05:38Z (GMT). No. of bitstreams: 1 ChinattoJunior_AdilsonWalter_M.pdf: 7887281 bytes, checksum: 23d4e34e4a2b77a46e1707773d7b5fdf (MD5) Previous issue date: 2011 / Resumo: O Processamento Largamente Linear, desenvolvido durante a década de 1990, tem levado a uma melhoria no desempenho de algoritmos adaptativos para determinadas situações que empregam sinais impróprios. Quando aplicado a arranjos de antenas, esse tipo de processamento apresenta a potencialidade ser mais robusto e eficiente que as técnicas clássicas de filtragem. Dessa forma, este trabalho busca estender uma série de algoritmos adaptativos clássicos de conformação de feixe para a forma largamente linear, verificando através de simulações os eventuais ganhos em desempenho obtidos na tarefa de mitigação de interferentes através de arranjos de antenas. São avaliados algoritmos treinados, com restrições e cegos, cobrindo um leque relativamente amplo de cenários de utilização. Visando o uso de arranjos de antenas em cenários em que os sinais incidentes possuam modulação real, são propostas otimizações para os algoritmos largamente lineares que levam a uma redução da complexidade computacional, mantendo o desempenho do algoritmo original. Essas otimizações são aplicadas para algoritmos treinados, com restrições e cegos, sendo seus desempenhos comparados através de simulações com os desempenhos obtidos através dos algoritmos largamente lineares originais e dos algoritmos estritamente lineares. Por fim, uma plataforma para testes de arranjos de antenas é implementada em hardware provido de dispositivo de lógica programável (FPGA), permitindo que sejam realizados ensaios práticos envolvendo caracterização de antenas, conformação de feixe não adaptativa e mitigação de interferentes através de algoritmos adaptativos / Abstract: Widely Linear Processing, developed during the 1990s, has led to an improved performance of adaptive algorithms under certain situations that involve improper signals. When applied to antenna arrays, this type of processing shows to be potentially more robust and efficient than the classical filtering techniques. The objective of this work is to extend several classic adaptive beamforming algorithms to the widely linear form, verifying by means of simulations the potential gains in performance when applied to the task of mitigating interference in antenna arrays. Trained, restricted and blind algorithms are considered, covering a relatively broad range of feasible scenarios. Addressing the use of antenna arrays in scenarios in which the incident signals involved have real modulation, optimizations for the widely linear algorithms are proposed, thereby promoting reductions in the computational complexity, while maintaining the original algorithm performance. These optimizations are applied to trained, restricted and blind algorithms, and their performance is compared through simulations with the performances obtained using the original algorithms in their largely linear and strictly linear versions. Finally, an antenna array test platform is implemented in the hardware, allowing practical tests to be carried out. A set of measures taken with the antenna array test platform is exhibited, which include characterization of antennas, non-adaptive beamforming and interference mitigation using adaptive algorithms / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientadores: Guido Costa Souza de Araujo, Alexandre Xavier Falcão / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-07T09:45:52Z (GMT). No. of bitstreams: 1 Cappabianco_FabioAugustoMenocci_M.pdf: 2472578 bytes, checksum: 8df546b29eccff4337413df4b5d9a7c3 (MD5) Previous issue date: 2006 / Resumo: Implementações de operadores de processamento de imagens em plataformas de hardware têm obtido ótimos resultados devido a sua atuação paralela em diversas regiões da imagem. Ao mesmo tempo, a IFT (Image Foresting Transform) tem provado ser uma técnica eficiente de reduzir problemas de processamento de imagens em um problema de floresta de caminhos de um grafo, cuja solução é obtida em tempo linear no o número de pixels. Este trabalho contém a implementação de uma plataforma, em hardware, chamada SIFT {Silicon Image Foresting Transform), que executa o algoritmo da IFT paralelamente. O modelo de processamento e armazenamento SIFT serve como base para outras arquiteturas de processamento de imagens e amplia o entendimento de alguns conceitos de mapas de predecessores e rótulos utilizados pela IFT. / Abstract: Great results had been achieved by the use of hardware platforms to implement image processing operators. This success was reached due to the use of multiple processors working parallel in several regions of the image. On the other hand, IFT (Image Foresting Transform), a software technique to reduce image processing problems into a graph path forest problem, performs image operations in linear time in the number of pixels in most of applications. The main goal of this work was to generate a hardware platform, that implements the an algorithm based on the IFT in a fast and efficient way. / Mestrado / Mestre em Ciência da Computação

Orientadores: Dalton Soares Arantes, Fabbryccio A. Cardoso / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-08T03:13:26Z (GMT). No. of bitstreams: 1 Garcia_FabioLumertz_M.pdf: 3287022 bytes, checksum: 7cf0e283ddc5a0d2f929f3cc22b17903 (MD5) Previous issue date: 2006 / Resumo: O objetivo deste trabalho é apresentar as diversas etapas de implementação de um codificador LDPC para um sistema de televisão digital, desenvolvido através do emprego de algumas tecnologias inovadoras de prototipagem rápida em FPGA. O codificador implementado foi baseado em um código LDPC eIRA, que consiste em uma classe estendida de códigos de repetição e acumulação irregulares, com palavra-código de 9792 bits e taxa de 3/4. Visando agregar outras tecnologias emergentes ao projeto de TV Digital, o sistema proposto foi desenvolvido para operar sobre o Protocolo de Internet - IP. Os esforços para a realização deste trabalho fizeram parte de um esforço mais amplo de um consórcio de universidades brasileiras, visando à concepção, ao projeto, à simulação e à implementação em hardware de um Sistema de Modulação Inovadora para o SBTVD. A grande sinergia obtida neste projeto e o uso intensivo de ferramentas de prototipagem rápida em FPGA possibilitaram a obtenção de uma prova de conceito implementada e testada em um prazo de apenas 12 meses / Abstract: This work presents the several phases in the implementation of an LDPC encoder for a digital television system, developed using innovative technologies for rapid prototyping on Field Programmable Gate Array devices - FPGAs. The implemented encoder was based on an eIRA - extended Irregular Repeat Accumulate - LDPC code with codeword-Iength equal to 9792 bits and rate 3/4. The proposed system was developed to work with video streaming over the Internet Protocol- IP. This work is part of a more ambitious project that resulted in the development of an advanced Modulation System for the Brazilian Digital TV System - BTVD / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Orientador: Luís Geraldo Pedroso Meloni / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-23T18:38:54Z (GMT). No. of bitstreams: 1 BarraganGuerrero_DiegoOrlando_M.pdf: 4412718 bytes, checksum: fd7daf7712cace2d176bf47e3bd792dd (MD5) Previous issue date: 2013 / Resumo: Os sistemas OFDM são intrinsecamente sensíveis a erros de sincronismo de tempo e frequência. O sincronismo é uma etapa fundamental para a correta recepção de pacotes. Esta dissertação descreve como se implementar vários algoritmos de sincronismo para OFDM em FPGA usando os símbolos do preâmbulo definidos no padrão IEEE 802.11a. Além disso, foi implementado o algoritmo CORDIC (necessário para a etapa de estimação e compensação de desvio de portadora) em modo rotacional e vetorial para um sistema coordenado circular, comparando o desempenho de várias arquiteturas com o intuito de otimizar a frequência de operação e relacionar o erro do resultado com o número de iterações realizadas. Conforme mostrado nos resultados, são obtidas estimativas com boas aproximações para desvios de 0, 100 e 200 kHz. Os resultados obtidos constituem um instrumento importante para a melhor escolha de implementação de algoritmos de sincronismo em FPGA. Verificou-se que os diferentes algoritmos não apenas possuem valores de variância distintos, mas também frequências de operação diferentes e consumo de recursos da FPGA. Ao longo do projeto foi considerado um modelo de canal tapped-delay / Abstract: OFDM systems are intrinsically sensitive to errors of synchronization in time and frequency. Synchronization is a key step for correct packet reception. This thesis describes how to implement in FPGA several synchronization algorithms for OFDM using the symbols of the preamble defined in IEEE 802.11a. In addition, the CORDIC algorithm is implemented (step required for carrier frequency offset estimation and compensation) in rotational and vectoring mode for a circular coordinate system, comparing the performance of various architectures in order to optimize the operating frequency and relate the error of the result with the number of iterations performed. As shown in the results, estimates are obtained with good approximations for offsets of 0, 100 and 200 kHz. The obtained results are an important instrument for the best choice of synchronization algorithm for implementation in FPGA. It was found that the different algorithms have not only different values of variance, but also different operating frequency and consumption of the FPGA resources. Throughout the project a tapped-delay channel model was considered in the analysis / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

L’utilisation des alimentations à découpage (SMPSs : switched mode power supplies) est à présent largement répandue dans des systèmes embarqués en raison de leur rendement. Les exigences technologiques de ces systèmes nécessitent simultanément une très bonne régulation de tension et une forte compacité des composants. SEPIC (Single-Ended Primary Inductor Converter) est un convertisseur à découpage DC/DC qui possède plusieurs avantages par rapport à d’autres convertisseurs de structure classique. Du fait de son ordre élevé et de sa forte non linéarité, il reste encore peu exploité. L’objectif de ce travail est d’une part le développement des stratégies de commande performantes pour un convertisseur SEPIC et d’autre part l’implémentation efficace des algorithmes de commande développés pour des applications embarquées (FPGA, ASIC) où les contraintes de surface silicium et le facteur de réduction des pertes sont importantes. Pour ce faire, deux commandes non linéaires et deux observateurs augmentés (observateurs d’état et de charge) sont exploités : une commande et un observateur fondés sur le principe de mode de glissement, une commande prédictive et un observateur de Kalman étendu. L’implémentation des deux lois de commande et l’observateur de Kalman étendu sont implémentés sur FPGA. Une modulation de largeur d’impulsion (MLI) numérique à 11-bit de résolution a été développée en associant une technique de modulation Δ-Σ de 4-bit, un DCM (Digital Clock Management) segmenté et déphasé de 4-bit, et un compteur-comparateur de 3-bit. L’ensemble des approches proposées sont validées expérimentalement et constitue une bonne base pour l’intégration des convertisseurs à découpage dans les alimentations embarquées. / The use of SMPS (Switched mode power supply) in embedded systems is continuously increasing. The technological requirements of these systems include simultaneously a very good voltage regulation and a strong compactness of components. SEPIC ( Single-Ended Primary Inductor Converter) is a DC/DC switching converter which possesses several advantages with regard to the other classical converters. Due to the difficulty in control of its 4th-order and non linear property, it is still not well-exploited. The objective of this work is the development of successful strategies of control for a SEPIC converter on one hand and on the other hand the effective implementation of the control algorithm developed for embedded applications (FPGA, ASIC) where the constraints of Silicon surface and the loss reduction factor are important. To do it, two non linear controls and two observers of states and load have been studied: a control and an observer based on the principle of sliding mode, a deadbeat predictive control and an Extended Kalman observer. The implementation of both control laws and the Extended Kalman observer are implemented in FPGA. An 11-bit digital PWM has been developed by combining a 4-bit Δ-Σ modulation, a 4-bit segmented DCM (Digital Clock Management) phase-shift and a 3-bit counter-comparator. All the proposed approaches are experimentally validated and constitute a good base for the integration of embedded switching mode converters

The use of SMPS (Switched mode power supply) in embedded systems is continuously increasing. The technological requirements of these systems include simultaneously a very good voltage regulation and a strong compactness of components. SEPIC ( Single-Ended Primary Inductor Converter) is a DC/DC switching converter which possesses several advantages with regard to the other classical converters. Due to the difficulty in control of its 4th-order and non linear property, it is still not well-exploited. The objective of this work is the development of successful strategies of control for a SEPIC converter on one hand and on the other hand the effective implementation of the control algorithm developed for embedded applications (FPGA, ASIC) where the constraints of Silicon surface and the loss reduction factor are important. To do it, two non linear controls and two observers of states and load have been studied: a control and an observer based on the principle of sliding mode, a deadbeat predictive control and an Extended Kalman observer. The implementation of both control laws and the Extended Kalman observer are implemented in FPGA. An 11-bit digital PWM has been developed by combining a 4-bit Δ-Σ modulation, a 4-bit segmented DCM (Digital Clock Management) phase-shift and a 3-bit counter-comparator. All the proposed approaches are experimentally validated and constitute a good base for the integration of embedded switching mode converters