This work describes the implementation of DC to DC converter for Smart Dust in 65 nm CMOS technology. The purpose of a DC to DC converter is to convert a battery voltage of 1 Vto a lower voltage of 0.5 V used by the processor. The topology used in this DC to DC converteris of Buck type which converts a higher voltage to lower voltage with the advantage of givinghigh efficiency about 75%. The system uses PWM (Pulse width modulation) technique. It usesnon-overlapping clock generation technique for reducing the power consumption. The systemprovides up to 5 mA load current and has power consumption of 2.5 mW.

The systems which contain coarsely quantized signals are commonly found in applications where the actuators and/or sensors can only output a finite number of levels. This thesis focuses on the problem of synthesizing a finite-level control force for a certain control task, first presenting a systematic design method based on the theory of sliding modes and then applying it to the designs of the class-D audio amplifier and synchronous buck converter. At the first part, a novel three-level modulation technique for a class-D audio amplifier is designed by the sliding mode control theory. The simulated and experimental results conform to the excellent performance of this three-level modulation scheme. In particular, the proposed modulation scheme improves the poor efficiency of a conventional two-level class-D audio amplifier when the audio input signal is small, also excludes the output LC filter. The experiment shows that the designed three-level class-D amplifier achieves a minimum total harmonic distortion plus noise of 0.039% and an efficiency of 85.18%. At the second part, the controller of a synchronous buck converter is designed. The proposed self-oscillating controller stabilizes the buck converter in sliding mode, without the need of a triangular wave generator like the conventional PWM method. A 12V/1.5V synchronous buck converter with proposed control is built in the laboratory. The experiment shows 0.66% of the static output ripple and 3% of the load regulation error in response to the 15A step change of the load current at a slew rate of 50A/£gs.

This paper describes the design of DC/DC converters designed for charging supercapacitors and subsequent transformation of voltage to the desired value. In the text are presented decreasing and increasing switched-mode voltage converter including the calculation of the individual components and also the design of converter that combines both types. Using simulation software has been verified the function of each circuits, which can serves as a lower power backup supply.

Les téléphones et tablettes de dernière génération embarquent une puissance de calcul numérique très importante nécessitant une puissance électrique d’alimentation toute aussi significative. Afin de réduire la consommation énergétique des composants numériques complexes des terminaux mobiles, des techniques de modulation dynamique de la tension d’alimentation et de la fréquence de fonctionnement du cœur de calcul numérique sont utilisées. Le convertisseur DC/DC qui assure l’alimentation du cœur numérique doit donc faire face à de forts transitoires de charge, de tension de référence et de tension de source. Le contrôle en mode glissant d’un convertisseur DC/DC permet un bon compromis entre les performances transitoires du convertisseur, la réalisation via des composants analogiques et la puissance dissipée par le contrôleur. C’est pourquoi ce type de contrôle apparait être adapté au contrôle de convertisseurs DC/DC alimentant des cœurs numériques. Cette thèse a pour objet l’étude des alimentations sur carte électronique où le contrôleur et l’étage de puissance sont intégrés sur puce tandis que les composants de puissance passifs sont montés sur le circuit imprimé. Le contrôle en mode glissant à fréquence de découpage fixe d’un convertisseur DC/DC a été démontré avec des résultats significatifs. Cependant les performances transitoires d’un tel convertisseur sont amoindries en raison des délais introduits par une fréquence de découpage fixe. Une nouvelle structure de régulation de fréquence de découpage d’un convertisseur DC/DC contrôlé en mode glissant est proposée dans cette thèse. Cette structure régule la fréquence de découpage moyenne du convertisseur tout en maintenant la réponse transitoire du convertisseur asynchrone par rapport à l’horloge de référence. Une analyse de stabilité qui prend en compte les spécificités d’un tel système est aussi proposée. Le convertisseur a été conçu sur un procédé CMOS 130nm de STMicroelectronics. La fréquence de découpage est maintenue volontairement faible pour conserver un rendement élevé avec des composants passifs externes. Le prototype présente un rendement supérieur à 80% entre 2.4mW et 960mW de puissance de sortie. / Mobile applications necessitate nowadays huge digital-resources. Power management of a digital System-On-Chip (SOC) is based on dynamic voltage scaling. DC/DC converters used to supply the digital SoCs are facing stringent constraints with respect to load-transients, line-transients and reference tracking. Hysteretic control is known as the most convenient control scheme with a fair trade-off between transient performances, analog implementation and power consumption, particularly for one-phase architecture. The thesis focuses on-board DC/DC with a significant constraint on footprint (i.e. on components count and values). Fixed switching-frequency hysteretic control has been experimented with significant results. Transient performances are reduced due to latency introduced in the switching frequency control. The present study focuses on the improvement of the concept as well as its implementation and the analysis of stability. A new analog implementation of the sliding-mode control is presented with switching-frequency control using a particular analog phase-locked-loop but preserve transient performances. The DC/DC converter is implemented in CMOS 130nm by STMicroelectronics. The switching frequency range has been voluntarily limited and excludes the possible integration of passive components for the sake of silicon access. A hybrid demonstrator is presented with efficiency higher than 80\% between 2.4 mW and 960 mW output power.

Submitted by Alex de Sá Martins null (lex.martins@hotmail.com) on 2017-12-16T23:31:27Z No. of bitstreams: 1 ANÁLISE E PROJETO DO CONVERSOR FONTE-Y PARA USO....pdf: 2723184 bytes, checksum: 9e77f24832992941e605e87a84c25d1a (MD5) / Approved for entry into archive by Maria Marlene Zaniboni null (zaniboni@bauru.unesp.br) on 2017-12-18T12:51:16Z (GMT) No. of bitstreams: 1 martins_as_me_bauru.pdf: 2723184 bytes, checksum: 9e77f24832992941e605e87a84c25d1a (MD5) / Made available in DSpace on 2017-12-18T12:51:16Z (GMT). No. of bitstreams: 1 martins_as_me_bauru.pdf: 2723184 bytes, checksum: 9e77f24832992941e605e87a84c25d1a (MD5) Previous issue date: 2017-10-26 / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / Este trabalho aborda o estudo de topologia de conversor de energia baseada no uso de configuração de rede de impedância denominada fonte-Y, com o objetivo de ser aplicado em sistemas de geração distribuída de energia, em redes de baixa tensão. Em sistemas de geração distribuída de energia usualmente se faz necessária a existência de um estágio elevador de tensão e um estágio inversor, ambos controlados para produzir tensão e/ou corrente senoidal com mesma frequência, amplitude e fase da rede elétrica. Nesse sentido, este trabalho propõe a aplicação do conversor fonte- Y entre a geração e a conexão com e rede elétrica, de forma que as ações de conversão relacionadas com a elevação (CC-CC) e inversão (CC-CA) sejam efetuadas de forma integrada por uma única estrutura, contribuindo com a possibilidade de melhoria no rendimento global devido à minimização de estágios de conversão em cascata. Inicialmente, é efetuado um levantamento bibliográfico relacionando as principais topologias de conversores utilizando redes de impedância com indutores acoplados, considerando os aspectos operacionais, arranjo de impedância e ganho estático idealizado, desprezando perdas entre tensão de entrada e tensão máxima de saída obtida. Segue-se o estudo da operação de conversor CCCC empregando rede de impedância do tipo Y, definição das equações que regem o comportamento no tempo das tensões e correntes nos capacitores e indutores. É feita uma avaliação comparativa do ganho estático de tensão obtido e dos esforços nos semicondutores em função das variáveis de controle de projeto e operação disponíveis. Prossegue-se com o estudo da operação do conversor CC-CA empregando rede de impedância do tipo Y, considerando extensão das expressões encontradas para a operação como conversor CC-CC. Por fim, simulações computacionais foram desenvolvidas no ambiente PSIM contemplando o emprego dos circuitos e estratégias de modulação relacionadas com aplicações do conversor fonte- Y, em operação CC-CC e operação CC-CA visando a integração em sistemas de geração de energia, para demonstrar as vantagens e desvantagens do uso dessa topologia. / This paper deals with the study of energy converter topology based on the use of impedance network configuration called Y-source, with the objective of being applied in photovoltaic energy cogeneration systems in low voltage grids. In photovoltaic energy generation systems, it is usually necessary to have a voltage boost stage and an inverter stage, both controlled to produce voltage and / or sine current with the same frequency, amplitude and phase of the power grid. In this sense, this work proposes the application of the Y-source converter between the photovoltaic generation and the connection with the electric grid, so that the conversion actions related to elevation (DC-DC) and inversion (DC-AC) in a way integrated by a single structure, contributing to the possibility of improvement in the overall yield due to the minimization of cascade conversion stages. Initially a bibliographical survey was performed relating the main inverter topologies using impedance networks with coupled inductors considering the operational aspects, impedance arrangement and ideal static gain between the input voltage and the maximum output obtained. ext, the study of the DC-DC converter operation using the Y-type impedance network, definition of the equations governing the time behavior of the voltages and currents in the capacitors and inductors, is presented. It is also done the comparative evaluation of the static voltage gain obtained and the stresses in the semiconductors according to the available control and design control variables. Study of the operation of the DC-AC converter employing type Y impedance network, considering the extension of the expressions found for the operation as DC-DC converter. Finally, computational simulations were developed in the PSIM environment, considering the use of circuits and modulation strategies related to Y-source converter applications, in DC-DC operation and DC-AC operation for integration into power cogeneration systems, to demonstrate advantages and disadvantages of using this topology. / 134173/2017-1

Les objectifs de la thèse concernent l’optimisation du rendement énergétique, la minimisation de l’empreinte et du coût de l’alimentation en tension d’amplificateurs audio pour l’application casque des plateformes mobiles. Après une présentation du contexte des plateformes mobiles et des caractéristiques principales des amplificateurs audio dédiés, l’introduction conclut sur la nécessité d’une alimentation en tensions bipolaires, symétriques et donne les spécifications principales d’une telle alimentation en énergie électrique. Le chapitre d’état de l’art présente dans un premier temps les architeture les plus compétitves permettant de générer deux tensions symétriques. Une figure de mérite englobe le rendement énergétique, l’empreinte sur la plateforme et le coût en composants passifs externes de chacune des solutions présentées. Une architecture de convertisseur utilisant une seule inductance pour obtenir des tensions régulées symétriques se révelle etre un candidat interessant pour l’alimentation des amplificateurs dédiés aux casques audio. Cette architecture à été démontrée mais cependant loin des spécifications de l’application casque audio. Basée sur cette architecture, le chapitre troisième présente un étage de puissance et ses modes de conduction correspondant aux spécifications de l’application casque audio. Des détails concernent en particulier la conception des interrupteurs ainsi que la stratégie d’asservissement et de régulation. Des premières estimations de rendement sont évaluées dans les pires cas de fonctionnement. Très tôt dans le déroulement de la thèse, il y a eu une opportunité de tester l’étage de puissance en technologie CMOS 130nm. Le chapitre 4 présente l’implémentation du convertisseur sur un circuit de test. Le convertisseur est embarqué notamment à côté d’un amplificateur audio dédié, autorisant des tests plus proches de la réalité d’usage. Les campagnes de mesures ont concerné les aspects fonctionnels et les valeurs de rendement. Les résultats sont encourageants mais confirment les éléments non optimaux du dispositif. Dans l’idée d’un second silicium, le chapitre cinquième décrit plus théoriquement l’approche d’asservissement et de régulation et met en évidence des cas critiques, peu probables mais concrets, liés à l’évaluation sur des profils de charge réelle du convertisseur. Des simulations permettent de transformer un flux audio en courbe de courant absorbé par l’amplificateur audio, c’est-à-dire la charge réelle vue par le convertisseur de tensions symétriques. Le chapitre sixième décrit des améliorations à propos des modes de conduction, à savoir l’introduction des modes discontinu ou d’élimination d’impulsion (pulse skipping). Malheureusement une crise économique a barré l’accès à un silicium de validation finale. Le manuscrit est conclu par un rappel des résultats principaux et des perspectives. Les travaux ont fait l’objet de publications à des conférences internationales. / The objectives of this thesis were the optimization of the power efficiency and the minimization of the footprint area and cost of the integrated power supply of headset audio amplifiers on mobile platforms (fig. 1). The thesis took place in the Analog System Design group at ST Ericsson in strong collaboration with Ampere laboratory at INSA de Lyon. The french agency ANRT provided part of the project funding. The first chapter presents the current mobile platform context as well as the main characteristics of audio amplifiers driving headphones. This chapter concludes giving the need of a symmetrical power supply for the headset audio amplifiers and giving a set of electrical specifications for this power supply. The second chapter presents the state-of-the-art in terms of symmetrical power supply architectures able to fit the previously given characteristics and specifications. A set of key parameters based on the power efficiency, the relative silicon area, the relative external bill of material, the number of Input/Output pins and the external passive components area, is employed to benchmark all existing architectures to supply such audio amplifiers. This benchmark reveals the novel Single Inductor Bipolar Output (SIBO) converter as very promising. The similar existing circuits are also detailed and pros and cons of each one of them are discussed to define the most suited architecture. The third chapter proposes a dedicated power stage architecture and related conduction schemes. The design of the power stage is described as well as its dedicated control strategy. Some ideal efficiency estimations are given. The fourth chapter presents the realization of a first prototype, designed in a 130 nm ST Microelectronics CMOS process to be an early demonstrator of the architecture in chapter 3. Measurements on efficiency, control and transient performances are presented and discussed. This circuit embedded on the same die as an audio amplifier proves its effectiveness in supplying such a circuit. The fifth chapter presents a theoretical analysis of the feedback control of this SIBO converter. Mathematical linear model of the converter is derived to obtain its transfer function matrix, then the feedback structure design is defined thanks to dedicated mathematical tools. A set of classical PID controllers is proposed and validated with piecewise linear model while playing different audio popular songs. The sixth chapter describes the design of improvements of the first test chip as well as simulation results about these improvements. The main improvements presented in this chapter are a Discontinuous Conduction Mode (DCM) as well as a Pulse Skipping Mode (PSM). No silicon result can be presented here due to a budget restriction that impacted the course of the thesis. The final chapter is a discussion about the proposed solutions and some perspectives to the present work.

L'objectif de la thèse est de concevoir des compensateurs discrets qui permettent de compenser les non-linéarités introduites par les différents éléments dans la boucle de commande numérique, tout en maintenant des performances dynamiques élevées, des temps de développement rapide, et une structure reconfigurable. Ces compensateurs discrets doivent également avoir des temps de réponse rapide, avoir une déviation de la tension minimale et avoir, pour un étage de puissance donné, un temps de récupération rapide de la tension. Ces performances peuvent être atteintes par des compensateurs discrets conçus sur la base de techniques de contrôle linéaires et non linéaires. Pour obtenir une réponse rapide et stable, la thèse propose deux solutions : La première consiste à utiliser des techniques de contrôle linéaires et de concevoir le compensateur discret tout en gardant la bande passante la plus élevée possible. Il est communément admis que plus la bande passante est élevée, plus la réponse transitoire est rapide. L‘obtention d’une bande passante élevée, en utilisant des techniques de contrôle linéaires, est parfois difficile. Toutes ces situations sont mises en évidence dans la thèse. La seconde consiste à combiner les techniques de contrôle linéaires avec les techniques de contrôles non linéaires tels que la logique floue ou les réseaux de neurones. Les résultats de simulations ont permis de vérifier que la combinaison des contrôleurs non-linéaires avec les linéaires ont un meilleur rendement dynamique que les contrôleurs linéaires lorsque le point de fonctionnement varie. Avec l'aide des deux méthodes décrites ci-dessus, la thèse étudie également la technique de l’annulation des pôles-zéros (PZC) qui annule la fonction de transfert du convertisseur. Quelques modifications des techniques classiques de contrôle sont également proposées à partir de contrôleurs numériques afin d’améliorer les performances dynamiques. La thèse met également en évidence les non-linéarités qui dégradent les performances, propose les solutions permettant d'obtenir les meilleures performances, et lève les mystères du contrôle numérique. Une interface graphique est également introduite et illustrée dans le cas de la conception d'un convertisseur abaisseur de tension synchrone. En résumé, cette thèse décrit principalement l'analyse, la conception, la simulation, l’optimisation la mise en œuvre et la rentabilité des contrôleurs numériques. Une attention particulière est portée à l'analyse et l'optimisation des performances dynamique à haute fréquence et pour de faibles puissances des convertisseurs DC-DC abaisseur de tension. Ces convertisseurs fonctionnent en mode de conduction continue (CCM) à une fréquence de commutation de 1 MHz et s’appuie sur des techniques de contrôle linéaires et non linéaires de façon séquentielle. / The objective of the thesis is to design the discrete compensators which counteract the nonlinearities introduced by various elements in the digital control loop while delivering high dynamic performance, fast time-to-market and scalability. Excellent line and fast load transient response, which is a measure of the system response speed, with minimal achievable voltage deviation and a fast voltage recovery time for a given power stage can be achieved through the discrete compensators designed on the basis of linear and nonlinear control techniques. To achieve a stable and fast response, the thesis proposes two ways. One way is to use linear control techniques to design the discrete compensator while keeping the bandwidth higher. It is well-known fact that the higher the bandwidth, the faster is the transient response. Achieving higher bandwidth through linear control techniques sometimes becomes tricky. All those situations are highlighted in the thesis. The other way is to hybridize the linear control techniques with the nonlinear control techniques such as fuzzy logic or neural network based control techniques. Simulation results verify that hybridization of nonlinear controllers with the linear ones have better dynamic performance over linear controllers under the change of operating points. Along with using the two methodologies described above, the thesis also investigates the pole-zero cancellation (PZC) technique in which the poles and zeros of the compensator are placed in such a way that they cancel the effect of the poles or zeros of the buck converter to boost the phase margin at the required bandwidth. Some modifications are also suggested to the classical control techniques based digital controllers to improve the dynamic performance. The thesis highlights the nonlinearities which degrade the performance, a cost-effective solution that achieves good performance and the mysteries of digital control system. A graphical user interface is introduced and demonstrated for use with the design of a synchronous-buck converter. In summary, this thesis mainly describes the analysis, design, simulation, optimization, implementation and cost effectiveness of digital controllers with particular focus on the analysis and the optimization of the dynamic performance for high-frequency low-power DC-DC buck converter working in continuous conduction mode (CCM) operating at a switching frequency of 1 MHz using linear and nonlinear control techniques in a very sequential and comprehensive way.

The use of SMPS (Switched mode power supply) in embedded systems is continuously increasing. The technological requirements of these systems include simultaneously a very good voltage regulation and a strong compactness of components. SEPIC ( Single-Ended Primary Inductor Converter) is a DC/DC switching converter which possesses several advantages with regard to the other classical converters. Due to the difficulty in control of its 4th-order and non linear property, it is still not well-exploited. The objective of this work is the development of successful strategies of control for a SEPIC converter on one hand and on the other hand the effective implementation of the control algorithm developed for embedded applications (FPGA, ASIC) where the constraints of Silicon surface and the loss reduction factor are important. To do it, two non linear controls and two observers of states and load have been studied: a control and an observer based on the principle of sliding mode, a deadbeat predictive control and an Extended Kalman observer. The implementation of both control laws and the Extended Kalman observer are implemented in FPGA. An 11-bit digital PWM has been developed by combining a 4-bit Δ-Σ modulation, a 4-bit segmented DCM (Digital Clock Management) phase-shift and a 3-bit counter-comparator. All the proposed approaches are experimentally validated and constitute a good base for the integration of embedded switching mode converters

L’utilisation des alimentations à découpage (SMPSs : switched mode power supplies) est à présent largement répandue dans des systèmes embarqués en raison de leur rendement. Les exigences technologiques de ces systèmes nécessitent simultanément une très bonne régulation de tension et une forte compacité des composants. SEPIC (Single-Ended Primary Inductor Converter) est un convertisseur à découpage DC/DC qui possède plusieurs avantages par rapport à d’autres convertisseurs de structure classique. Du fait de son ordre élevé et de sa forte non linéarité, il reste encore peu exploité. L’objectif de ce travail est d’une part le développement des stratégies de commande performantes pour un convertisseur SEPIC et d’autre part l’implémentation efficace des algorithmes de commande développés pour des applications embarquées (FPGA, ASIC) où les contraintes de surface silicium et le facteur de réduction des pertes sont importantes. Pour ce faire, deux commandes non linéaires et deux observateurs augmentés (observateurs d’état et de charge) sont exploités : une commande et un observateur fondés sur le principe de mode de glissement, une commande prédictive et un observateur de Kalman étendu. L’implémentation des deux lois de commande et l’observateur de Kalman étendu sont implémentés sur FPGA. Une modulation de largeur d’impulsion (MLI) numérique à 11-bit de résolution a été développée en associant une technique de modulation Δ-Σ de 4-bit, un DCM (Digital Clock Management) segmenté et déphasé de 4-bit, et un compteur-comparateur de 3-bit. L’ensemble des approches proposées sont validées expérimentalement et constitue une bonne base pour l’intégration des convertisseurs à découpage dans les alimentations embarquées. / The use of SMPS (Switched mode power supply) in embedded systems is continuously increasing. The technological requirements of these systems include simultaneously a very good voltage regulation and a strong compactness of components. SEPIC ( Single-Ended Primary Inductor Converter) is a DC/DC switching converter which possesses several advantages with regard to the other classical converters. Due to the difficulty in control of its 4th-order and non linear property, it is still not well-exploited. The objective of this work is the development of successful strategies of control for a SEPIC converter on one hand and on the other hand the effective implementation of the control algorithm developed for embedded applications (FPGA, ASIC) where the constraints of Silicon surface and the loss reduction factor are important. To do it, two non linear controls and two observers of states and load have been studied: a control and an observer based on the principle of sliding mode, a deadbeat predictive control and an Extended Kalman observer. The implementation of both control laws and the Extended Kalman observer are implemented in FPGA. An 11-bit digital PWM has been developed by combining a 4-bit Δ-Σ modulation, a 4-bit segmented DCM (Digital Clock Management) phase-shift and a 3-bit counter-comparator. All the proposed approaches are experimentally validated and constitute a good base for the integration of embedded switching mode converters

Les technologies avancées de semi-conducteur permettent de mettre en œuvre un contrôleur numérique dédié aux convertisseurs à découpage, de faible puissance et de fréquence de découpage élevée sur FPGA et ASIC. Cette thèse vise à proposer des contrôleurs numériques des performances élevées, de faible consommation énergétique et qui peuvent être implémentés facilement. En plus des contrôleurs numériques existants comme PID, RST, tri-mode et par mode de glissement, un nouveau contrôleur numérique (DDP) pour le convertisseur abaisseur de tension est proposé sur le principe de la commande prédictive: il introduit une nouvelle variable de contrôle qui est la position de la largeur d'impulsion permettant de contrôler de façon simultanée le courant dans l'inductance et la tension de sortie. La solution permet une dynamique très rapide en transitoire, aussi bien pour la variation de la charge que pour les changements de tension de référence. Les résultats expérimentaux sur FPGA vérifient les performances de ce contrôleur jusqu'à la fréquence de découpage de 4MHz. Un contrôleur numérique nécessite une modulation numérique de largeur d'impulsion (DPWM). L'approche Sigma-Delta de la DPWM est un bon candidat en ce qui concerne le compromis entre la complexité et les performances. Un guide de conception d'étage Sigma-Delta pour le DPWM est présenté. Une architecture améliorée de traditionnelles 1-1 MASH Sigma-Delta DPWM est synthétisée sans détérioration de la stabilité en boucle fermée ainsi qu'en préservant un coût raisonnable en ressources matérielles. Les résultats expérimentaux sur FPGA vérifient les performances des DPWM proposées en régimes stationnaire et transitoire. Deux ASICs sont portés en CMOS 0,35µm: le contrôleur en tri-mode pour le convertisseur abaisseur de tension et la commande par mode de glissement pour les convertisseurs abaisseur et élévateur de tension. Les bancs de test sont conçus pour conduire à un modèle d'évaluation de consommation énergétique. Pour le contrôleur en tri-mode, la consommation de puissance mesurée est seulement de 24,56mW/MHz lorsque le ratio de temps en régime de repos (stand-by) est 0,7. Les consommations de puissance de command par mode de glissement pour les convertisseurs abaisseur et élévateur de tension sont respectivement de 4,46mW/MHz et 4,79mW/MHz. En utilisant le modèle de puissance, une consommation de la puissance estimée inférieure à 1mW/MHz est envisageable dans des technologies CMOS plus avancées. Comparé aux contrôlés homologues analogiques de l'état de l'art, les prototypes ASICs illustrent la possibilité d'atteindre un rendement comparable pour les applications de faible et de moyen puissance mais avec l'avantage d'une meilleure précision et une meilleure flexibilité. / Owing to the development of modern semiconductor technology, it is possible to implement a digital controller for low-power high switching frequency DC-DC power converter in FPGA and ASIC. This thesis is intended to propose digital controllers with high performance, low power consumption and simple implementation architecture. Besides existing digital control-laws, such as PID, RST, tri-mode and sliding-mode (SM), a novel digital control-law, direct control with dual-state-variable prediction (DDP control), for the buck converter is proposed based on the principle of predictive control. Compared to traditional current-mode predictive control, the predictions of the inductor current and the output voltage are performed at the same time by adding a control variable to the DPWM signal. DDP control exhibits very high dynamic transient performances under both load variations and reference changes. Experimental results in FPGA verify the performances at switching frequency up to 4MHz. For the boost converter exhibiting more serious nonlinearity, linear PID and nonlinear SM controllers are designed and implemented in FPGA to verify the performances. A digital control requires a DPWM. Sigma-Delta DPWM is therefore a good candidate regarding the implementation complexity and performances. An idle-tone free condition for Sigma-Delta DPWM is considered to reduce the inherent tone-noise under DC-excitation compared to the classic approach. A guideline for Sigma-Delta DPWM helps to satisfy proposed condition. In addition, an 1-1 MASH Sigma-Delta DPWM with a feasible dither generation module is proposed to further restrain the idle-tone effect without deteriorating the closed-loop stability as well as to preserve a reasonable cost in hardware resources. The FPGA-based experimental results verify the performances of proposed DPWM in steady-state and transient-state. Two ASICs in 0.35µm CMOS process are implemented including the tri-mode controller for buck converter and the PID and SM controllers for the buck and boost converters respectively. The lab-scale tests are designed to lead to a power assessment model suggesting feasible applications. For the tri-mode controller, the measured power consumption is only 24.56mW/MHz when the time ratio of stand-by operation mode is 0.7. As specific power optimization strategies in RTL and system-level are applied to the latter chip, the measured power consumptions of the SM controllers for buck converter and boost converter are 4.46mW/MHz and 4.79mW/MHz respectively. The power consumption is foreseen as less than 1mW/MHz when the process scales down to nanometer technologies based on the power-scaling model. Compared to the state-of-the-art analog counterpart, the prototype ICs are proven to achieve comparable or even higher power efficiency for low-to-medium power applications with the benefit of better accuracy and better flexibility.