Dans ce travail de thèse, réalisé dans le cadre d'une bourse CIFRE entre le laboratoire ECS-Lab et l'entreprise GS Maintenance, nous nous sommes intéressés au contrôle et à l'observation des systèmes électriques, particulièrement les convertisseur multicellulaires séries et les moteurs à courant continu série.Dans la topologie des convertisseurs multicellulaires il est nécessaire d'équilibrer les tensions des condensateurs flottants à des valeurs spécifiques. Les techniques de commande par Modulation de Largeur d'Impulsions (MLI) permettent cet équilibrage, mais favorisent les dynamiques lentes. De plus, si le nombre de cellules est non premier, il existe des rapport cycliques qui déstabilisent le convertisseur. Afin de pallier à ces inconvénients, dans la première partie de la thèse des commandes directes basées sur les modes glissants sont proposées pour le convertisseur multicellulaire série à deux et trois cellules. Ces commandes sont simples et permettent une dynamique rapide, pouvant être étendues à des convertisseurs à nombre de cellules quelconque. Ces commandes sont testées en simulation et expérimentalement via un système temps réel dSpace sur un convertisseur multicellulaire à deux et trois cellules réalisé au cours de cette thèse au sein du laboratoire ECS-Lab. Il est important de souligner qu'une version industrielle du convertisseur a été réalisée au sein de l'entreprise GS Maintenance et vendue à l'Université du Qatar.Par ailleurs, dans le cadre de l'application du convertisseur multicellulaire une commande par modes glissants de type Zig-Zag est proposée pour pallier aux problèmes de quantification et saturation des actionneurs.La deuxième partie du travail a été consacrée à la synthèse d'un observateur/estimateur de type super-twisting pour estimer la vitesse d'un moteur à courant continu série sans capteur mécanique. La stratégie d'observation proposée est dédiée à une application industrielle qui concerne le forage pétrolier. Elle permet d'apporter une solution au problème d'observation généré par le fonctionnement à zéro ou faible courant. Cette stratégie a été testée sur un banc expérimental développé au cours de cette thèse au sein de l'entreprise GS Maintenance. / In this thesis , conducted in the context of a grant CIFRE between laboratory ECS-Lab and the company GS Maintenance, we focused on the control and observation of electrical systems, particularly multicellular converter series and the series DC motor.The floating voltages of the multicell topology need to be balanced to specific values. PWM control techniques provide such a balance but favor the slow dynamics. Moreover, if the numbers of cells is not prime, there exist duty-cycles which could destabilize the converter. To overcome these drawbacks, we propose direct control strategies based on sliding mode techniques for 2 and 3-cell converters. These are simple, allow fast dynamics, and can be easily extended to any number of cell with little overhead. They have been tested in simulation and experimentally via a real-time dSpace board on a 2 and 3-cell converter develloped during this thesis at ECS-Lab. It is important to emphasize that an industrial version of the converter has been manufactured at GS Maintenance and sold to Qatar University.Moreover, in the context of the appication of multicell converters, a Zig-Zag sliding mode control law has been proposed to overcome quantization and saturation problems found in real actuators.The second part of this work adresses the synthetization of an super-twistign observer/estimator scheme to estimate the speed of a sensorless DC series motor. The proposed observation strategy is dedicated to an industrial application in the context of oil drilling. It provides a solution to the problem of observation generated by operating at zero or low current. This strategy has been tested on an experimental bench developed in this thesis within GS Maintenance.

Dans cette thèse, des algorithmes à faible complexité et des architectures parallèles et efficaces sont explorés pour les systèmes CO-OFDM. Tout d'abord, des algorithmes de faible complexité pour la synchronisation et l'estimation du décalage en fréquence en présence d'un canal dispersif sont étudiés. Un nouvel algorithme de synchronisation temporelle à faible complexité qui peut résister à grande quantité de retard dispersif est proposé et comparé par rapport aux propositions antérieures. Ensuite, le problème de la réalisation d'une architecture parallèle à faible coût est étudié et une architecture parallèle générique et évolutive qui peut être utilisée pour réaliser tout type d'algorithme d'auto-corrélation est proposé. Cette architecture est ensuite étendue pour gérer plusieurs échantillons issus du convertisseur analogique/numérique (ADC) en parallèle et fournir une sortie qui suive la fréquence des ADC. L'évolutivité de l'architecture pour un nombre plus élevé de sorties en parallèle et les différents types d'algorithmes d'auto-corrélation sont explorés. Une approche d'adéquation algorithme-architecture est ensuite appliquée à l'ensemble de la chaîne de l'émetteur-récepteur CO-OFDM. Du côté de l'émetteur, un algorithme IFFT à radix-22 est choisi pour et une architecture parallèle Multipath Delay Commutator (MDC). Feed-forward (FF) est choisie car elle consomme moins de ressources par rapport aux architectures MDC-FF en radix-2/4. Au niveau du récepteur, un algorithme efficace pour l'estimation du Integer CFO est adopté et implémenté de façon optimisée sans l'utilisation de multiplicateurs complexes. Une réduction de la complexité matérielle est obtenue grâce à la conception d'architectures efficaces pour la synchronisation temporelle, la FFT et l'estimation du CFO. Une exploration du compromis entre la précision des calculs en virgule fixe et la complexité du matériel est réalisée pour la chaîne complète de l'émetteur- récepteur, de façon à trouver des points de fonctionnement qui n'affectent pas le taux d'erreur binaire (TEB) de manière significative. Les algorithmes proposés sont validés à l'aide d'une part d'expériences off-line en utilisant un générateur AWG (arbitrary wave- form generator) à l'émetteur et un oscilloscope numérique à mémoire (DSO) en sortie de la détection cohérente au récepteur, et d'autre part un émetteur-récepteur temps-réel basé sur des plateformes FPGA et des convertisseurs numériques. Le TEB est utilisé pour montrer la validité du système intégré et en donner les performances. / In this thesis, low-complexity algorithms and architectures for CO-OFDM systems are explored. First, low-complexity algorithms for estimation of timing and carrier frequency offset (CFO) in dispersive channel are studied. A novel low-complexity timing synchro- nization algorithm, which can withstand large amount of dispersive delay, is proposed and compared with previous proposals. Then, the problem of realization of low-complexity parallel architecture is studied. A generalized scalable parallel architecture, which can be used to realize any auto-correlation algorithm, is proposed. It is then extended to handle multiple parallel samples from ADC and provide outputs, which can match the input ADC rate. The scalability of the architecture for higher number of parallel outputs and different kinds of auto-correlation algorithms is explored. An algorithm-architecture approach is then applied to the entire CO-OFDM transceiver chain. At the transmitter side, radix-22 algorithm for IFFT is chosen and parallel Mul- tipath Delay Commutator (MDC) Feed-forward (FF) architecture is designed which con- sumes lesser resources compared to MDC FF architectures of radix-2/4. At the receiver side, efficient algorithm for Integer CFO estimation is adopted and efficiently realized with- out the use of complex multipliers. Reduction in complexity is achieved due to efficient architectures for timing synchronization, FFT and Integer CFO estimation. Fixed-point analysis for the entire transceiver chain is done to find fixed-point sensitive blocks, which affect bit error rate (BER) significantly. The algorithms proposed are validated using opti- cal experiments by the help of arbitrary waveform generator (AWG) at the transmitter and digital storage oscilloscope (DSO) and Matlab at the receiver. BER plots are used to show the validity of the system built. Hardware implementation of the proposed synchronization algorithm is validated using real-time FPGA platform.

Le développement des véhicules hybrides et électriques s’est intensifié ces dernières années, face aux problématiques environnementales et économiques. Afin que les performances de ces derniers soient comparables à celle d’un véhicule à moteur thermique, de nombreuses avancées technologiques sont indispensables. Le déploiement de véhicule entièrement à traction électrique, ne serait être réalisable, sans des infrastructures de recharge adaptées. Cette thèse constitue une contribution à l’étude d’un chargeur de batteries intégré au véhicule électrique, dans le cadre du projet SOFRACI.L'architecture de ce chargeur entièrement réversible sert également pour la traction du véhicule. L’utilisation de tous les éléments y compris le moteur de traction pour les deux fonctions, réduit l’encombrement et le coût de la structure. L’objectif principal consiste à modéliser le système de conversion alternatif-continu du chargeur et à établir les lois de commandes.Lors de la première phase de l’étude, une attention particulière a été portée à l’utilisation des enroulements de la machine en tant qu’inductance de filtrage du convertisseur. Un modèle correspondant à ce fonctionnement a été obtenu et a permis de mettre en évidence un couplage magnétique existant entre les diverses phases.En s’appuyant sur les modèles obtenues, la seconde étape a consisté à définir les stratégies de commande. Deux méthodes ont été employées. La première, par le biais d’une transformation a permis de se ramener dans un repère, où la majorité des termes de couplage ont été éliminés. Pour l’autre méthode, tous les éléments du couplage ont été considérés. Pour chacune de ces stratégies, des correcteurs PI et RST fondés sur le placement de pôles robustes ont été dimensionnés pour garantir la stabilité du système.Une part importante du travail a été consacrée à la réalisation d’un banc d’essai expérimental reconstituant la conversion alternative-continue. Compte tenu des différences de dynamiques des grandeurs asservies, une carte FPGA et un processeur ont été utilisés. L’exploitation de ce moyen d’essai a permis de comparer et de valider les lois de commande développées. / Environmental constraints and reduction of fossil fuels resources have led industrials and laboratories to search for alternative solutions in the transportation domain. For the last few years, several vehicles or planes functions have been gradually electrified, up to their complete electrification. This thesis presents an AC/DC converter integrated in an Electric Vehicle (EV) for the charger application. The conversion is realized by using the electric traction powertrain, in order to reduce the global cost and increase compactness where a specific motor has been design.During the first phase of the study, a model of the motor used as filtering inductances has been obtained and allowed to highlight an existing magnetic coupling between the motor’s phases.The second step was to define control strategies. Two methods were used. The first one, by a transformation allowed eliminating the majority of the coupling term. In the other method, all coupling elements have been considered. For each strategies, IP and RST controllers based on robust pole placement were designed to ensure system stability.An important part of the work was devoted to the realization of an experimental test bench for AC-DC conversion. A FPGA and a processor were used for control implementation. The control laws has been compared and validated thanks to the experimental platform.

La bioélectronique est un domaine interdisciplinaire qui étudie les interconnexions et les interactions entre entités biologiques (cellules, tissus, organes) et systèmes électroniques,par l’intermédiaire du transducteur adéquat. Pour des cellules ou des tissus excitables (neurones, muscles, ...), le transducteur prend la forme d’une simple électrode, car ces tissus produisent une activité électrique spontanée ou, dans le sens inverse, peuvent être excités par un signal électrique externe. Cette communication bidirectionnelle donne lieu à deux schémas expérimentaux : l’acquisition et la stimulation. L’acquisition consiste à enregistrer, traiter et analyser les bio-signaux alors que la stimulation consiste à appliquer le courant électrique adéquat aux tissus vivants, pour déclencher une réaction. Cette thèse se concentre sur ce dernier point : deux générations de système de stimulation ont été développées, chacune basée sur un circuit intégré spécifique et adaptée à différents contextes applicatifs.Tout d’abord, le cadre scientifique a été celui du projet CENAVEX, axé sur la stimulation électrique fonctionnelle pour réhabiliter la fonction respiratoire, suite à une lésion de la moelle épinière. Ensuite, les objectifs de conception ont été étendus pour couvrir de nouveaux besoins d’application : la surveillance de l’impédance électrique in situ et l’exploration des formes d’onde de stimulation originales. Le premier pourrait être une solution pour suivre la réaction tissulaire après l’implantation d’une électrode, contribuant ainsi à la biocompatibilité à long terme des implants ; le second propose d’aller au-delà dela conventionnelle impulsion biphasique carrée et d’explorer de nouvelles formes d’ondes qui pourraient être plus efficaces en termes de consommation d’énergie, pour un effet physiologique donné.Le travail présenté dans ce manuscrit contribue à la conception, à la fabrication et au test de dispositifs de stimulation innovants. Cela a conduit au développement de deux circuits intégrés et de deux dispositifs de stimulation permettant une stimulation multicanal.Les caractérisations électriques et les validations biologiques, de la faisabilité in vitro aux expériences in vivo, ont été menées et sont décrites dans ce manuscrit. / Bioelectronics is a cross-disciplinary field that studies interconnections and interactions between biological entities (cells, tissues, organs) and electronic systems, using the adequate transducer. For excitable cells or tissues (neurons, muscles, . . . ), the transducer takes the form of a simple electrode, as these tissues produce a spontaneous electrical activity or,in the opposite way, may be excited by an external electrical signal. This bi-directional communication gives rise to two experimental schemes: acquisition and stimulation. Acquisition consists in recording, processing and analyzing bio-signals whereas stimulation consists in applying the adequate electrical current to living tissues in order to trigger a reaction. This thesis focuses on the latter: two generations of stimulation systems have been developed, both being centered on an Application Specific Integrated Circuit, and adapted to different application contexts. First, the scientific framework was given by the CENAVEX project, focusing on Functional Electrical Stimulation to rehabilitate the respiratory function, following a Spinal Cord Injury. Then, the design objectives were extended to cover new application needs:in situ electrical impedance monitoring and exploration of original stimulation wave forms.The first one could be a solution to follow the tissue reaction after electrode implantation,hence contributing to long-term biocompatibility of implants; the second one proposes to go further the conventional constant biphasic pulse and explore new wave forms that couldbe most efficient in terms of energy consumption, for a given physiological effect.The work presented in this manuscript is a contribution to the design, fabrication and test of innovative stimulation devices. It leaded to the development of two integrated circuits and two stimulation devices permitting multichannel stimulation. Both electrical characterizations and biological validations, from in vitro feasibility to in vivo experiments, have been conducted and are described in this manuscript.

Les contrôleurs industriels font l’objet de changements de paramètres, de modifications, d’améliorations en permanence. Ils subissent les évolutions technologiques aussi bien matérielles que logicielles (librairies, système d’exploitation, loi de commande...). Malgré ces contraintes, ces contrôleurs doivent obligatoirement assurer toutes les fonctionnalités recouvrant le séquentiel, les protections, l’interface homme machine et la stabilité du système à contrôler. Ces fonctionnalités doivent être couvertes pour une large gamme d’applications. Chaque modification (matérielle ou logicielle) quoique mineure est risquée. Le debogage, l’analyse et la programmation sur site sont énormément coûteux surtout pour des sites de type offshore ou marine. Les conditions de travail sont difficiles et les tests sont réduits au strict minimum. Cette thèse propose deux niveaux de validation en plateforme d’expérimentation : un niveau de validation algorithmique que l’on appelle Validation par Interface Logicielle (VIL) traitée au chapitre 2 ; un niveau de validation physique que l’on appelle Validation par Interface Matérielle (VIM) traitée au chapitre 3. La VIL valide uniquement l’aspect algorithme, la loi de commande et la conformité des références au niveau calcul sans prendre en compte les signaux de commande physiques et les signaux de retour gérés par l’Unité de Gestion des Entrées/Sorties (UGES). Un exemple de validation d’un contrôleur industriel d’un ensemble convertisseur trois niveaux et machine asynchrone est traité dans le deuxième chapitre avec une modélisation particulièrement adaptée à la VIL. Le dernier chapitre traite la VIM sur différentes bases matérielles (Field Programmable Gate Array (FPGA), processeurs). Cette validation prend en compte l’aspect algorithme et les signaux de commande physique ainsi que les signaux de retour. On y présente plusieurs approches de modélisation, choisies selon la base matérielle d’implémentation du simulateur temps réel. Ces travaux ont contribué aujourd’hui à au processus de validation des contrôleurs dédiés aux applications Oil and Gaz et Marine de General Electric - Power Conversion © (GE-PC) / Industrial controllers are always subjected to parameters change, modifications and permanent improvements. They have to follow off-the-shelf technologies as well as hardware than software (libraries, operating system, control regulations ...). Apart from these primary necessities, additional aspects concerning the system operation that includes sequential, protections, human machine interface and system stability have to be implemented and interfaced correctly. In addition, these functions should be generically structured to be used in common for wide range of applications. All modifications (hardware or software) even slight ones are risky. In the absence of a prior validation system, these modifications are potentially a source of system instability or damage. On-site debugging and modification are not only extremely expensive but can be highly risky, cumulate expenditure and reduce productivity. This concerns all major industrial applications, Oil & Gas installations and Marine applications. Working conditions are difficult and the amount of tests that can be done is strictly limited to the mandatory ones. This thesis proposes two levels of industrial controller validation which can be done in experimental test platform : an algorithm validation level called Software In the Loop (SIL) treated in the second chapter ; a physical hardware validation called Hardware In the Loop (HIL) treated in the third chapter. The SIL validates only the control algorithm, the control law and the computed references without taking into account neither the actual physical commands nor the physical input feedbacks managed by the Input/Output boards. SIL validation of the system where industrial asynchronous motor is fed and regulated by a three level Variable Speed Drive with a three level voltage source converter is treated in the second chapter with a particular modeling approach adapted to such validation. The last chapter presents the HIL validation with various hardware implementations (Field Programmable Gate Array (FPGA), processors). Such validation checks both the control algorithm and the actual physical Input/Output signals generated by the dedicated boards. Each time, the modeling approach is chosen according to the hardware implementation. Currently this work has contributed to the system validation used by General Electric - Power Conversion © (GE-PC) as part of their validation phase that is mandatory for Oil & Gas projects and Marine applications

Les systèmes adaptatifs basés sur les architectures FPGA (Field-Programmable Gate Arrays) peuvent bénéficier grandement de la grande flexibilité offerte par la reconfiguration partielle dynamique (DPR). Grâce au DPR, les tâches matérielles composant un système adaptatif peuvent être allouées et re-allouées à la demande ou en fonction de l'environnement dynamique. Les flots de conceptions disponibles et les outils commerciaux ont évolué pour répondre aux exigences des architectures reconfigurables qui sont toutefois limitées dans leurs fonctionnalités. Ces outils ne permettent pas un placement et une relocation efficaces de tâches matérielles de tailles variables. L'objectif principal de ces travaux de thèse consiste à proposer des nouvelles méthodologies et de nouvelles approches pour faciliter au concepteur la phase de conception d'un système adaptatif reconfigurable opérationnelle, valide, optimisé et adapté aux changements dynamiques de l'environnement. La première contribution de cette thèse porte sur la problématique de la relocation des tâches matérielles de tailles différentes. Une méthodologie de conception est proposée pour répondre à un problème majeur des mécanismes de relogement : le stockage d'une unique bitstream de configuration pour réduire les besoins de la mémoire et pour accroître la réutilisable des modules matériels générés. Une technique de partitionnement de la région reconfigurable est appliquée dans la méthodologie de relogement proposée pour augmenter l'efficacité d'utilisation des ressources matérielles dans le cas des tâches reconfigurables de tailles variables. Cette méthodologie prend en compte aussi la communication entre différentes régions reconfigurables et la région statique. Pour valider la méthode, plusieurs études de cas sont implémentées. Cette validation montre une utilisation efficace des ressources matérielles ainsi une réduction importante du temps de reconfiguration. La deuxième partie de cette thèse présente et détaille une formulation mathématique afin d'automatiser le floorplanning des zones reconfigurables dans les FPGAs. Les algorithmes de recherche présentés dans cette thèse sont basés sur la technique d'optimisation PLMNE (programmation linéaire mixte en nombres entiers). Ces algorithmes permettent de définir automatiquement l'emplacement, la taille et la forme de la zone reconfigurable dynamique. Nous nous intéressons principalement dans cette recherche à la satisfaction des contraintes de placement des zones reconfigurables et celles liées à la relocation. De plus, nous considérons l’optimisation des ressources matérielles dans le FPGA en tenant compte des tâches de tailles variables. Finalement, une évaluation de l'approche proposée est présentée / Adaptive systems based on Field-Programmable Gate Arrays (FPGA) architectures can benefit greatly from the high degree of flexibility offered by dynamic partial reconfiguration (DPR). Thanks to DPR, hardware tasks composing an adaptive system can be allocated and relocated on demand or depending on the dynamically changing environment. Existing design flows and commercial tools have evolved to meet the requirements of reconfigurables architectures, but that are limited in functionality. These tools do not allow an efficient placement and relocation of variable-sized hardware tasks. The main objective of this thesis is to propose a new methodology and a new approaches to facilitate to the designers the design phase of an adaptive and reconfigurable system and to make it operational, valid, optimized and adapted to dynamic changes in the environment. The first contribution of this thesis deals with the issues of relocation of variable-sized hardware tasks. A design methodology is proposed to address a major problem of relocation mechanisms: storing a single configuration bitstream to reduce memory requirements and increasing the reusability of generating hardware modules. A reconfigurable region partitioning technique is applied in this proposed relocation methodology to increase the efficiency of use of hardware resources in the case of reconfigurable tasks of variable sizes. This methodology also takes into account communication between different reconfigurable regions and the static region. To validate the design method, several cases studies are implemented. This validation shows an efficient use of hardware resources and a significant reduction in reconfiguration time. The second part of this thesis presents and details a mathematical formulations in order to automate the floorplanning of the reconfigurable regions in the FPGAs. The algorithms presented in this thesis are based on the optimization technique MILP (mixed integer linear programming). These algorithms allow to define automatically the location, the size and the shape of the dynamic reconfigurable region. We are mainly interested in this research to satisfy the constraints of placement of the reconfigurable zones and those related to the relocation. In addition, we consider the optimization of the hardware resources in the FPGA taking into account the tasks of variable sizes. Finally, an evaluation of the proposed approach is presented

La sécurité et la cryptographie sont des éléments clés pour les dispositifs soumis à des contraintes comme l’IOT, Carte à Puce, Systèm Embarqué, etc. Leur implémentation matérielle constitue un défi en termes de limitation en ressources physiques, vitesse de fonctionnement, capacité de mémoire, etc. Dans ce contexte, comme la plupart des protocoles s’appuient sur la sécurité d’un bon générateur de nombres aléatoires, considéré comme un élément indispensable dans le noyau de sécurité. Par conséquent, le présent travail propose des nouveaux générateurs pseudo-aléatoires basés sur des itérations chaotiques, et conçus pour être déployés sur des supports matériels, à savoir sur du FPGA ou du ASIC. Ces implémentations matérielles peuvent être décrites comme des post-traitements sur des générateurs existants. Elles transforment donc une suite de nombres non-uniformes en une autre suite de nombres uniformes. La dépendance entre l’entrée et la sortie a été prouvée chaotique selon les définitions mathématiques du chaos fournies notamment par Devaney et Li-Yorke. Suite à cela, nous effectuant tout d’abord un état de l’art complet sur les mises en œuvre matérielles et physiques des générateurs de nombres pseudo-aléatoires (PRNG, pour pseudorandom number generators). Nous proposons ensuite de nouveaux générateurs à base d’itérations chaotiques (IC) qui seront testés sur notre plate-forme matérielle. L’idée de départ était de partir du n-cube (ou, de manière équivalente, de la négation vectorielle dans les IC), puis d’enlever un cycle Hamiltonien suffisamment équilibré pour produire de nouvelles fonctions à itérer, à laquelle s’ajoute une permutation en sortie. Les méthodes préconisées pour trouver de bonnes fonctions serons détaillées, et le tout sera implanté sur notre plate-forme FPGA. Les générateurs obtenus disposent généralement d’un meilleur profil statistique que leur entrée, tout en fonctionnant à une grande vitesse. Finalement, nous les implémenterons sur de nombreux supports matériels (65-nm ASIC circuit and Zynq FPGA platform). / Security and cryptography are key elements in constrained devices such as IoT, smart card, embedded system, etc. Their hardware implementations represent a challenge in terms of limitations in physical resources, operating speed, memory capacity, etc. In this context, as most protocols rely on the security of a good random number generator, considered an indispensable element in lightweight security core. Therefore, this work proposes new pseudo-random generators based on chaotic iterations, and designed to be deployed on hardware support, namely FPGA or ASIC. These hardware implementations can be described as post-processing on existing generators. They transform a sequence of numbers not uniform into another sequence of numbers uniform. The dependency between input and output has been proven chaotic, according notably to the mathematical definitions of chaos provided by Devaney and Li-Yorke. Following that, we firstly elaborate or develop out a complete state of the art of the material and physical implementations of pseudo-random number generators (PRNG, for pseudorandom number generators). We then propose new generators based on chaotic iterations (IC) which will be tested on our hardware platform. The initial idea was to start from the n-cube (or, in an equivalent way, the vectorial negation in CIs), then remove a Hamiltonian cycle balanced enough to produce new functions to be iterated, for which is added permutation on output . The methods recommended to find good functions, will be detailed, and the whole will be implemented on our FPGA platform. The resulting generators generally have a better statistical profiles than its inputs, while operating at a high speed. Finally, we will implement them on many hardware support (65-nm ASIC circuit and Zynq FPGA platform).

L'accélération matérielle désigne l'utilisation d'architectures spécialisées pour effectuer certaines tâches plus vite ou plus efficacement que sur du matériel générique. Les accélérateurs ont traditionnellement été utilisés dans des environnements contraints en ressources, comme les systèmes embarqués. Cependant, avec la fin des règles empiriques ayant régi la conception de matériel pendant des décennies, ces quinze dernières années ont vu leur apparition dans les centres de calcul et des environnements de calcul haute performance. Les FPGAs constituent une plateforme d'implémentation commode pour de tels accélérateurs, autorisant des compromis subtils entre débit/latence, surface, énergie, précision, etc. Cependant, identifier de bons compromis représente un défi, dans la mesure où l'espace de recherche est généralement très large. Cette thèse propose des techniques de conception pour résoudre ce problème. Premièrement, nous nous intéressons aux compromis entre performance et précision pour la conversion flottant vers fixe. L'utilisation de l'arithmétique en virgule fixe au lieu de l'arithmétique flottante est un moyen efficace de réduire l'utilisation de ressources matérielles, mais affecte la précision des résultats. La validité d'une implémentation en virgule fixe peut être évaluée avec des simulations, ou en dérivant des modèles de précision analytiques de l'algorithme traité. Comparées aux approches simulatoires, les méthodes analytiques permettent une exploration plus exhaustive de l'espace de recherche, autorisant ainsi l'identification de solutions potentiellement meilleures. Malheureusement, elles ne sont applicables qu'à un jeu limité d'algorithmes. Dans la première moitié de cette thèse, nous étendons ces techniques à des filtres linéaires multi-dimensionnels, comme des algorithmes de traitement d'image. Notre méthode est implémentée comme une analyse statique basée sur des techniques de compilation polyédrique. Elle est validée en la comparant à des simulations sur des données réelles. Dans la seconde partie de cette thèse, on se concentre sur les stencils itératifs. Les stencils forment un motif de calcul émergeant naturellement dans de nombreux algorithmes utilisés en calcul scientifique ou dans l'embarqué. À cause de cette diversité, il n'existe pas de meilleure architecture pour les stencils de façon générale : chaque algorithme possède des caractéristiques uniques (intensité des calculs, nombre de dépendances) et chaque application possède des contraintes de performance spécifiques. Pour surmonter ces difficultés, nous proposons une famille d'architectures pour stencils. Nous offrons des paramètres de conception soigneusement choisis ainsi que des modèles analytiques simples pour guider l'exploration. Notre architecture est implémentée sous la forme d'un flot de génération de code HLS, et ses performances sont mesurées sur la carte. Comme les résultats le démontrent, nos modèles permettent d'identifier les solutions les plus intéressantes pour chaque cas d'utilisation. / Hardware acceleration is the use of custom hardware architectures to perform some computations faster or more efficiently than on general-purpose hardware. Accelerators have traditionally been used mostly in resource-constrained environments, such as embedded systems, where resource-efficiency was paramount. Over the last fifteen years, with the end of empirical scaling laws, they also made their way to datacenters and High-Performance Computing environments. FPGAs constitute a convenient implementation platform for such accelerators, allowing subtle, application-specific trade-offs between all performance metrics (throughput/latency, area, energy, accuracy, etc.) However, identifying good trade-offs is a challenging task, as the design space is usually extremely large. This thesis proposes design methodologies to address this problem. First, we focus on performance-accuracy trade-offs in the context of floating-point to fixed-point conversion. Usage of fixed-point arithmetic instead of floating-point is an affective way to reduce hardware resource usage, but comes at a price in numerical accuracy. The validity of a fixed-point implementation can be assessed using either numerical simulations, or with analytical models derived from the algorithm. Compared to simulation-based methods, analytical approaches enable more exhaustive design space exploration and can thus increase the quality of the final architecture. However, their are currently only applicable to limited sets of algorithms. In the first part of this thesis, we extend such techniques to multi-dimensional linear filters, such as image processing kernels. Our technique is implemented as a source-level analysis using techniques from the polyhedral compilation toolset, and validated against simulations with real-world input. In the second part of this thesis, we focus on iterative stencil computations, a naturally-arising pattern found in many scientific and embedded applications. Because of this diversity, there is no single best architecture for stencils: each algorithm has unique computational features (update formula, dependences) and each application has different performance constraints/requirements. To address this problem, we propose a family of hardware accelerators for stencils, featuring carefully-chosen design knobs, along with simple performance models to drive the exploration. Our architecture is implemented as an HLS-optimized code generation flow, and performance is measured with actual execution on the board. We show that these models can be used to identify the most interesting design points for each use case.

De nombreux systèmes numériques nécessitent des primitives de cryptographie asymétrique de plus en plus performantes mais aussi robustes aux attaques et peu coûteuses pour les applications embarquées. Dans cette optique, la cryptographie sur courbe hyperelliptique (HECC) a été proposée comme une alternative intéressante aux techniques actuelles du fait de corps finis plus petits. Nous avons étudié des cryptoprocesseurs HECC matériels performants, flexibles et robustes contre certaines attaques physiques. Tout d’abord, nous avons proposé une nouvelle architecture d’opérateurs exécutant, en parallèle, plusieurs multiplications modulaires (A × B) mod P, où P est un premier générique de quelques centaines de bits et configurable dynamiquement. Elle permet le calcul de la grande majorité des opérations nécessaires pour HECC. Nous avons développé un générateur d’opérateurs, distribué en logiciel libre, pour l'exploration de nombreuses variantes de notre architecture. Nos meilleurs opérateurs sont jusqu'à 2 fois plus petits et 2 fois plus rapids que les meilleures solutions de l'état de l'art. Ils sont aussi flexibles quant au choix de P et atteignent les fréquences maximales du FPGA. Dans un second temps, nous avons développé des outils de modélisation et de simulation pour explorer, évaluer et valider différentes architectures matérielles pour la multiplication scalaire dans HECC sur les surfaces de Kummer. Nous avons implanté, validé et évalué les meilleures architectures sur différents FPGA. Elles atteignent des vitesses similaires aux meilleures solutions comparables de l’état de l’art, mais pour des surfaces réduites de moitié. La flexibilité obtenue permet de modifier lors de l'exécution les paramètres des courbes utilisées. / Many digital systems require primitives for asymmetric cryptography that are more and more efficient but also robust to attacks and inexpensive for embedded applications. In this perspective, and thanks to smaller finite fields, hyperelliptic curve cryptography (HECC) has been proposed as an interesting alternative to current techniques. We have studied efficient and flexible hardware HECC cryptoprocessors that are also robust against certain physical attacks. First, we proposed a new operator architecture able to compute, in parallel, several modular multiplications (A × B) mod P, where P is a generic prime of a few hundred bits and configurable at run time. It allows the computation of the vast majority of operations required for HECC. We have developed an operator generator, distributed in free software, for the exploration of many variants of our architecture. Our best operators are up to 2 times smaller and twice as fast as the best state-of-the-art solutions. They are also flexible in the choice of P and reach the maximum frequencies of the FPGA. In a second step, we developed modeling and simulation tools to explore, evaluate and validate different hardware architectures for scalar multiplication in HECC on Kummer surfaces. We have implemented, validated and evaluated the best architectures on various FPGA. They reach speeds similar to the best comparable solutions of the state of the art, but for halved surfaces. The flexibility obtained makes it possible to modify the parameters of the curves used during execution.

La robotique mobile est un domaine en plein essor. L'un des domaines de recherche consiste à permettre à un robot de cartographier son environnement tout en se localisant dans l'espace. Les techniques couramment employées de SLAM (Simultaneous Localization And Mapping) restent généralement coûteuses en termes de puissance de calcul. La tendance actuelle vers la miniaturisation des systèmes impose de restreindre les ressources embarquées. L'ensemble de ces constatations nous ont guidés vers l'intégration d'algorithmes de SLAM sur des architectures adéquates dédiées pour l’embarqué.Les premiers travaux ont consisté à définir une architecture permettant à un robot mobile de se localiser. Cette architecture doit respecter certaines contraintes, notamment celle du temps réel, des dimensions réduites et de la faible consommation énergétique.L’implantation optimisée d’un algorithme (EKF-SLAM), en utilisant au mieux les spécificités architecturales du système (capacités des processeurs, implantation multi-cœurs, calcul vectoriel ou parallélisation sur architecture hétérogène), a permis de démontrer la possibilité de concevoir des systèmes embarqués pour les applications SLAM dans un contexte d’adéquation algorithme architecture. Une seconde approche a été explorée ayant pour objectif la définition d’un système à base d’une architecture reconfigurable (à base de FPGA) permettant la conception d'une architecture fortement parallèle dédiée au SLAM. L'architecture définie a été évaluée en utilisant une méthodologie HIL (Hardware in the Loop).Les principaux algorithmes de SLAM sont conçus autour de la théorie des probabilités, ils ne garantissent en aucun cas les résultats de localisation. Un algorithme de SLAM basé sur la théorie ensembliste a été défini garantissant l'ensemble des résultats obtenus. Plusieurs améliorations algorithmiques sont ensuite proposées. Une comparaison avec les algorithmes probabilistes a mis en avant la robustesse de l’approche ensembliste.Ces travaux de thèse mettent en avant deux contributions principales. La première consiste à affirmer l'importance d'une conception algorithme-architecture pour résoudre la problématique du SLAM. La seconde est la définition d’une méthode ensembliste permettant de garantir les résultats de localisation et de cartographie. / Mobile robotics is a growing field. One important research area is Simultaneous Localization And Mapping (SLAM). Algorithms commonly used in SLAM are generally expensive in terms of computing power. The current trend towards miniaturization imposes to restrict the embedded processing units. All these observations lead us to integrate SLAM algorithms on dedicated architectures suitable for embedded systems.The first work was to define an architecture for a mobile robot to localize itself. This architecture must satisfy some constraints, including the real-time, small dimensions and low power consumption. The optimized implementation of a SLAM algorithm, using the best architectural characteristics of the system (capacity of processors, multi-core implementation, SIMD instructions or parallelization on heterogeneous architecture), has demonstrated the ability to design embedded systems for SLAM applications in the context of Hardware-Software codesign.A second approach has been explored with the aim of designing a system based on a reconfigurable architecture (FPGA-based) for a highly parallel architecture dedicated to SLAM. The defined architecture was evaluated using a HIL (Hardware in the Loop) methodology.The main SLAM algorithms use the probabilistic theories, they do not guarantee their localization results. A SLAM algorithm based on interval analysis is defined to guarantee the overall results. Several algorithmic improvements are then proposed. A comparison with probabilistic algorithms highlighted the robustness of the approach.This thesis put forward two main contributions. The first is to affirm the importance of the hardware software codesign to solve the problem of SLAM with real-time constraint. The second is the definition of a new algorithm to ensure the results of localization and mapping.