Em muitas aplicações de processamento de imagens é desejável converter imagens que estão em escala de cinza para imagens binarias, ou seja, em apenas dois níveis de intensidade. Para realizar essa tarefa de separação entre dois níveis é necessário que se calcule um valor de limiar, pois a partir dele determinamos quais pixels irão pertencer a um nível, normalmente o objeto de interesse, e quais pertencerão ao outro nível, ou ao fundo da imagem. Algumas aplicações exigem que se calcule esse valor de limiar em um tempo muito curto em relação à aquisição de imagem, principalmente quando ocorre uma variação muito alta de luminosidade na aquisição de uma imagem. Para suprir essa dificuldade de velocidade nas aplicações de processamento de imagem, uma alternativa seria o desenvolvimento de uma arquitetura dedicada que realize o cálculo do valor de limiar e binarize a imagem adquirida. O presente trabalho apresenta o desenvolvimento de uma arquitetura que realiza estas tarefas, implementada em circuitos reconfiguráveis do tipo FPGA. A validação da arquitetura foi obtida por meio da comparação dos resultados obtidos com a simulação da mesma na ferramenta Matlab. A arquitetura permite uma frequência máxima de clock de 84,52 MHz, o que permite a utilização da arquitetura em sistemas de tempo real, utilizando como fonte de imagem um vídeo composto ou uma câmera comum. / In many imaging applications it is desirable that images are converted to grayscale images to binary, ie with only two intensity levels. To accomplish this task separation between two levels is necessary to calculate a threshold value as determined from it which pixels will belong to a level generally the object of interest, and which belong to another level, or to the background image . Some applications require you to calculate this threshold value in a very short time in relation to image acquisition, especially when a very high brightness variation in the acquisition of an image. To meet this difficulty in the speed image processing applications, an alternative would be to develop an architecture dedicated to perform the calculation of the value of threshold and binarize the image acquired. This paper proposes the development of an architecture that performs these tasks by implementing reconfigurable circuits like FPGA. Making a comparison of results obtained with algorithms developed in Matlab, thus performing a validation of the proposed architecture. The developed architecture has reached the maximum frequency of 84.52 MHz, and the architecture can be operated in real-time system, using an image as a source of composite video or a regular camera.

Neste trabalho são apresentados os resultados obtidos no desenvolvimento de uma unidade de controle para motores de combustão interna (UCM). A unidade foi desenvolvida com o intuito de facilitar os estudos de motores, por ser um sistema flexível e acessível. Para cálculos de rotinas de controle e acionamento de atuadores são utilizados, respectivamente, um microcontrolador e um FPGA, sendo que ambos são componentes de fácil obtenção e utilizados em placas de prototipagem encontradas no mercado (Arduino Due e Xula 2). O uso de um FPGA para executar o comando de atuadores se deve à alta velocidade de processamento, processamento paralelo e grande quantidade de portas digitais disponíveis, o que permite facilidade na expansão do sistema para comandos de múltiplos atuadores e o sincronismo desses com o sistema mecânico. O microcontrolador fica encarregado de executar as rotinas de cálculos que não exigem exato sincronismo, como rotinas de controle e comunicação com periféricos. A planta escolhida para ensaios da UCM é um motor ciclo Otto a álcool de 4 cilindros e 1.6 litros, com injeção multiponto. Ensaios foram realizados com o protótipo final e englobaram somente o controle do sistema de ignição do motor devido à facilidade de controle utilizando-se somente um parâmetro de entrada (velocidade) e devido ao controle de quantidade de combustível ser similar e utilizar as mesmas partes de código que o sistema de ignição. / In this work is presented the development of a flexible and accessible engine control unit for research purposes. For the calculations of the control routines and to drive the actuators synchronously, are used respectively, a microcontroller and an FPGA. The integrated circuits selected are easily accessible and are used in common prototyping boards found on the market (Arduino Due and Xula 2). The use of an FPGA to control the activation of the actuators is due the high speed, parallel processing and the large number of IOs, which allows the easy expansion of the system to drive more actuators, synchronized or not, with the mechanical system. The microcontroller calculates the routines that dont need an exact synchronism of the electronic system with the mechanical system, like control routines and communication tasks. The selected mechanical system for tests is a 1.6 Liter Otto engine with multipoint fuel injection and is powered with ethanol. Tests were conducted using the final board prototype only for the ignition system, because of the easy of control using a few parameters, and because ignition FPGAs code is almost the same used to drive fuel injection actuators.

Em muitas aplicações de processamento de imagens é desejável converter imagens que estão em escala de cinza para imagens binarias, ou seja, em apenas dois níveis de intensidade. Para realizar essa tarefa de separação entre dois níveis é necessário que se calcule um valor de limiar, pois a partir dele determinamos quais pixels irão pertencer a um nível, normalmente o objeto de interesse, e quais pertencerão ao outro nível, ou ao fundo da imagem. Algumas aplicações exigem que se calcule esse valor de limiar em um tempo muito curto em relação à aquisição de imagem, principalmente quando ocorre uma variação muito alta de luminosidade na aquisição de uma imagem. Para suprir essa dificuldade de velocidade nas aplicações de processamento de imagem, uma alternativa seria o desenvolvimento de uma arquitetura dedicada que realize o cálculo do valor de limiar e binarize a imagem adquirida. O presente trabalho apresenta o desenvolvimento de uma arquitetura que realiza estas tarefas, implementada em circuitos reconfiguráveis do tipo FPGA. A validação da arquitetura foi obtida por meio da comparação dos resultados obtidos com a simulação da mesma na ferramenta Matlab. A arquitetura permite uma frequência máxima de clock de 84,52 MHz, o que permite a utilização da arquitetura em sistemas de tempo real, utilizando como fonte de imagem um vídeo composto ou uma câmera comum. / In many imaging applications it is desirable that images are converted to grayscale images to binary, ie with only two intensity levels. To accomplish this task separation between two levels is necessary to calculate a threshold value as determined from it which pixels will belong to a level generally the object of interest, and which belong to another level, or to the background image . Some applications require you to calculate this threshold value in a very short time in relation to image acquisition, especially when a very high brightness variation in the acquisition of an image. To meet this difficulty in the speed image processing applications, an alternative would be to develop an architecture dedicated to perform the calculation of the value of threshold and binarize the image acquired. This paper proposes the development of an architecture that performs these tasks by implementing reconfigurable circuits like FPGA. Making a comparison of results obtained with algorithms developed in Matlab, thus performing a validation of the proposed architecture. The developed architecture has reached the maximum frequency of 84.52 MHz, and the architecture can be operated in real-time system, using an image as a source of composite video or a regular camera.

Com o crescimento acelerado da complexidade das aplicações e softwares que exigem alto desempenho, o hardware e sua arquitetura passou por algumas mudanças para que pudesse atender essa necessidade. Uma das abordagens propostas e desenvolvidas para suportar essas aplicações, foi a integração de mais de um core de processamento em um único circuito integrado. Inicialmente, a comunicação utilizando barramento foi escolhida, pela sua vantagem de reuso comparado a ponto a ponto. No entanto, com o aumento acelerado da quantidade de cores nos Systems-on-Chip (SoC), essa abordagem passou a apresentar problemas para suportar a comunicação interna. Uma alternativa que vem sendo explorada é a Network-on-Chip (NoC), uma abordagem que propõe utilizar o conhecimento de redes comuns em projetos de comunicação interna de SoC. Esse trabalho fornece uma arquitetura de NoC completa, configurável, parametrizável e no padrão Ethernet. Os três módulos básicos da NoC, Network Adapter (NA), Link e Switch, são implementados e disponibilizados. Os resultados foram obtidos utilizando o FPGA Stratix IV da Altera. As métricas de desempenho utilizadas para validação da NoC são a área no FPGA e o atraso na comunicação. Os parâmetros disponibilizados são referentes as configurações dos módulos desenvolvidos, considerando características apresentadas de aplicações DSP (Digital Signal Processing). O experimento utilizando dois NAs, dois cores e um Switch precisou de 7310 ALUTs do FPGA EP4SGX230KF40C2ES o que corresponde a 4% dos seus recursos lógicos. O tempo gasto para a transmissão de um quadro ethernet de 64 Bytes foi de 422 ciclos de clock a uma frequência de 50MHz. / With the accelerated growth of the complexity of the software and applications that require high performance, hardware and its architecture has undergone a few changes so it could meet that need. One of the proposals and approaches developed to support these applications, was the integration of more than one core processing in a single integrated circuit. Initially, the bus communication architecture was chosen, using for its reuse benefit compared to point-to-point. However, with the cores number increase in Systems-on-Chip (SoC), this approach began to present problems to support internal communication. An alternative that has been explored is the Network-on-Chip (NoC), an approach that proposes to use knowledge of common networks on internal communication projects of SOC. This dissertation focuses is to provide a complete NoC architecture, configurable, customizable and on standard Ethernet. The three NoC basic modules, Network Adapter (NA), Link and Switch, are implemented. The results were obtained using the Stratix IV FPGA. The performance metrics used for NoC validation are silicon area and latency. The available parameters are related to developed modules settings, considering features presented of DSP applications. The experiment using two NA, two cores and one Switch needed 7310 FPGA ALUTs which corresponds to 4% of their logical resources. The time for the transmission of an ethernet frame of 64 Bytes was 422 clock cycles at 50 MHz.

Como avanço dos paradigmas de desenvolvimento de sistemas eletrônicos, novos conceitos, modelos e técnicas resultaram dessa evolução, gerando ferramentas mais eficientes e objetivas. Entre estas, as de automação de projetos eletrônicos (EDA - Electronic Design Automation) em nível de sistema (ESL - Electronic System Level) trouxeram um incremento considerável de produtividade à confecção de sistemas eletrônicos, inclusive de sistemas embarcados. Já no que se refere ao desempenho do sistema elaborado, monitorar sua execução e determinar seu perfil de funcionamento são tarefas essenciais para avaliar, a partir do seu comportamento, quais os pontos que representam gargalos ou pontos críticos, afetando sua eficiência geral. Dessa forma, faz-se necessário pesquisar princípios de verificação e otimização dos sistemas elaborados que estejam mais bem adaptados aos novos paradigmas de desenvolvimento de projetos. O presente trabalho tem por objetivo implementar um módulo de coleta e processamento de dados para análise de perfil de programas escritos na linguagem C e que sejam executados em processadores soft core, como o NiosII, da Altera. Entretanto, diferentemente das estatísticas oferecidas pela ferramenta GProf (GNU Profiling) com relação à análise de desempenho, em que cada amostra obtida implica no incremento de um contador para a função flagrada, o presente trabalho volta seu interesse à análise do perfil de uso de memória heap, que encontra-se mormente no volume alocado constatado em cada amostragem. Dessa forma, para diferentes amostragens de uma mesma função interessa saber qual a maior quantidade de memória utilizada pela função entre todas as amostras coletadas. Isso significa que, ao invés de incremento por amostragem, adotar-se-á o princípio do registro do maior valor, em número de bytes, de uso de memória constatado em cada função. Os principais recursos do módulo proposto são: a) o armazenamento das informações de uso de memória heap obtidas no processo de Profiling em formato apropriado para uso posterior por aplicações de co-projeto de hardware e software; e b) a geração de relatórios de Profiling que apresentem o volume de memória dinâmica alocada durante o processamento dos programas analisados para que se possa identificar os locais onde esse uso é mais crítico, permitindo ao projetista tomar decisões quanto à reformulação do código fonte, ou quanto ao incremento no tamanho da memória a ser instalada no sistema, ou quanto à reformulação da arquitetura de um modo geral / Due to the advancement of the paradigms of development of electronic systems, new concepts, models and techniques resulted from this evolution, generating more eficient and objective tools. Among them, the system-level (ESL) electronic design automation (EDA) ones has brought a considerable increase to the productivity of electronic systems manufacturing, especially including the embedded systems. In what refers to elaborated systems, monitoring its execution and determining its operating profile are the essential tasks to assess, from its behavior, which points in this system represent bottlenecks or hot spots, affecting its overall efficiency. Thus, it is necessary to study the principles of verification and optimization of the elaborated systems that are better adapted to the new paradigms of projects development. The present work has as its aim implementing a processing module for data collection and analysis of C language writen programs profile, wich will run in soft core processors, like Alteras NiosII. However, unlike the statistics offered by the tool GProf (GNU Profiling) tool with respect to performance analysis, in which each sample obtained implies the increment of a counter to the function caught, this paper turns his interest to the analysis of memory usage profiling, which is especially found in volume allocated in each sample. Thus, for different samples of the same function, the matter is to know the most amount of memory used by the function among all samples collected. This means that instead of increasing sample we will adopt the principle of registration of the highest number of bytes of memory usage observed in each function. So, this tools main features are: a) storing the information of memory use in the heap memory obtained in the process of Profiling in an appropriate format for later use by hardware and software codesign applications; and b) the reporting of Profiling that shows the dynamic memory volume allocated during analyzed programs processing so one can identify where such use is more critical, allowing the designer to make decisions regarding the reformulation of source code, or as to the increase in memory size to be installed int the system, or as to the architecture redesign

Sistemas de controle precisam trabalhar com restrições temporais rigorosas para garantir seu correto funcionamento, sendo por isso considerados sistemas de tempo-real. Quando tais sistemas são distribuídos, as redes de sensores, atuadores e controladores estão interligados em geral, por redes de campo. Nesse contexto, as redes de campo desempenham um papel extremamente importante no comportamento global do sistema. O presente trabalho de pesquisa apresenta a descrição do processo de desenvolvimento de um system on-chip (SoC) para um sistema de controle. Diferentemente das abordagens clássicas, o trabalho está focado em implementar o sistema baseado em um paradigma diferenciado, baseado em lógica reprogramável. Apresenta-se o projeto e construção dos IP cores necessários para controlar um motor DC, utilizando o barramento control area network (CAN) para obter uma plataforma distribuída. A arquitetura on chip utilizada está baseada na especificação CoreConnect da IBM. São expostos, ainda, trabalhos de simulação tanto dos componentes isolados, como do sistema integrado, de forma a realizar uma comparação qualitativa do processo de desenvolvimento / Control systems require strict time constraints to work properly, being therefore considered real-time systems. When such systems are distributed, controllers, sensors, and actuators are generally interconnected by fieldbuses. In this context the fieldbuses play an important role in the system global behavior. This research presents the description of the development process of a system-on-chip SoC. Differentiated from the classical approaches, this work focus the implementation of a reprogrammable logic based system. This work explain the necessary IP cores implementation, allowing a DC motor control, using a control area network (CAN) bus to reach a distributed platform. The on-chip architecture used is based on the IBM CoreConnect specification. Moreover it shows isolated components and integral system simulations, in such a way to obtain a qualitative comparison of development processes

Avec le développement de l'industrie électronique, on constate un nombre croissant de projets avec des contraintes matérielles et temporelles de plus en plus élevées, ce qui conduit à l'utilisation de FPGA (Field Programmable Gate Arrays). Pour cela, le concepteur doit avoir une bonne connaissance de la programmation VHDL car cela nécessite beaucoup de formation et de pratique pour maîtriser ces architectures. Mais même pour les spécialistes, le processus de développement prend beaucoup de temps. Par conséquent, le développement d'un outil pour aider les utilisateurs non experts à travailler sur FPGA est nécessaire.Des outils tels que Simulink+HDL coder proposent une interface graphique pour créer un design en posant des blocs sur un tableau et en les connectant. Malheureusement, ce type d’outil souffre de deux défauts. Le premier est qu'il ne prend pas en compte les caractéristiques physiques de l'architecture cible. L'autre est qu'il ne vérifie pas si les flux de données entrant sont traités correctement par le design. Cela oblige le développeur à créer de nombreux tests, ce qui est fastidieux et consommateur en temps. Par conséquent, ce n’est pas une solution adaptée pour produire des applications dans un environnement en temps réel et des contraintes matérielles strictes.Pour gérer la complexité et la taille croissante des designs, l’abstraction est devenue graduellement essentielle. Des modèles ont émergé afin de représenter un design comme un graphe d’acteurs (c.a.d. de blocs), avec une analyse statique de l’exécution du graphe. Néanmoins, ces modèles sont basés sur une description plus ou moins fidèle du comportement d’architecture réelles telles que les FPGAs.Dans cette thèse, nous nous concentrons sur l'étude d’un nouveau modèle et d’un nouvel outil logiciel pour aider les utilisateurs non experts à concevoir automatiquement des implémentations correctes de FPGA. Les principales contributions sont résumées comme suit:1. Les limitations des modèles SDF existants, en particulier ceux du modèle SDF-AP, sont décrites et illustrées par l'analyse d'exemples caractéristiques. Les deux problèmes les plus courants rencontrés dans les implémentations d'assemblages de blocs sont la production de résultats incorrects et la croissance infinie de la taille du tampon.2. Nous proposons un nouveau modèle appelé "Actors with Stretchable Access Patterns" (ASAP) qui décrit le comportement matériel de façon mins limitée que les approches antérieures. Il s'agit d'une manière originale de résoudre le problème d'ordonnancement des acteurs, adaptée aux FPGAs. Il permet de déterminer l'exactitude mathématique d'une exécution sans lancer de simulations complexes. Il peut non seulement modéliser correctement les comportements des acteurs, mais aussi éviter les inconvénients mentionnés ci-dessus. Des algorithmes implémentant ces principes sont également fournis.3. Nous avons étudié des stratégies et des algorithmes connexes pour analyser un graphe représentant un design. L’exactitude du traitement peut être analysée par une série d'algorithmes permettant par exemple la vérification de la vitesse des flux et la vérification de la compatibilité des patterns. Il est ainsi possible de calculer la vitesse de décimation ou la longueur de délais à appliquer sur les entrées lorsqu'une erreur de correction est détectée.4. Un logiciel d’aide à la création de design est également développé. Il est appelé BlAsT (Block Assembly Tool) et vise à compenser les inconvénients des outils similaires tels que Simulink + HDL. Dans BlAsT, les algorithmes du modèle ASAP sont utilisés pour vérifier que pour un flux d'entrée donné, le système peut produire un résultat correct et finalement générer des codes VHDL directement utilisables sur une carte FPGA réelle. De plus, l'outil détermine automatiquement les décimations et les modifications requises. Ainsi, un utilisateur sans aucune compétence de programmation, est capable créer un design pour FPGA. / With the development of electronic industry, a growing number of projects require real-time streaming applications on embedded platforms. These comprise increasingly high hardware and timing constraints, which leads to the use of FPGAs (Field Programmable Gate Arrays). Usually, the designer should have a good knowledge of programming with VHDL or Verilog HDL. Unfortunately, only specialists can do it, because this needs a lot of training and practices to master these architectures. Furthermore, even for specialists, the process of development is quite time consuming. Therefore, how to develop a tool to help non-expert users working on FPGA is a promising but challenging work.Tools like Simulink+HDL coder provide a graphical interface to create a design, by putting functional blocks on a layer and to connect them. Nevertheless, such tools are generally suffering from two flaws. One is that they do not take the physical characteristics of the target architecture of the application into account, including that of the selected FPGA. The other one is that they do not check whether a data stream is processed correctly by the design, besides creating many test-benches, which is tedious and time consuming for the developer. Therefore, they are not suitable to produce applications in real-time environment and high hardware constraints.In order to manage the ever-increasing size and complexity of designs, the abstraction is gradually more and more essential. Some models have emerged to represent a design as a graph of actors (i.e. blocks), with a static analysis of the graph execution. Nevertheless, they have an unfaithful description of the behavior real architectures like an FPGA.In this dissertation, we concentrate on the study of a novel model and software tool that can help non-expert users for automatic design of FPGA implementations correctly. The main contributions are summarized as follows:1. The limits of existing SDF models, in particular those of the SDF-AP model, are described and illustrated by the analysis of characteristic examples. The two most common problems encountered in block assembly implementations are the production of incorrect results and the infinite growth of buffer size.2. We propose a new model called Actors Stretchable Access Patterns (ASAP) that describes the hardware behaviors as efficiently and precisely as possible. This is a novel way to address the scheduling problem of actors, adapted to FPGA architectures. It opens the possibility to determine the execution correctness mathematically without launching complex simulations. It can not only model actors' behaviors properly, but also avoid the above mentioned drawbacks. Algorithms that implement these principles also provided.3. We investigate strategies and related algorithms to analyze a graph representing a designed system. Its correctness can be analyzed by a series of algorithms, such as sample rate checking and pattern compatibility checking. The decimation rate or the delay length to be applied on actor's input can be computed when a correctness failure is detected. This increases the number of possible real FPGA implementations covered by the block assembly method.4. A software tool based on the concept of functional block graph is also developed. It is called BlAsT (Block Assembly Tool) and aims to compensate the drawbacks of other tools based on the same concepts, as for example Simulink + HDL coder. In BlAsT, the proposed ASAP model and related algorithms are used to check that for a given input stream, whether the system can produce a correct result and finally generate VHDL code directly usable on a real FPGA-based board. Otherwise, the tool determines the required decimations and modifications on the graph automatically. It makes a user without any programming skills to make designs on FPGAs thanks to the friendly graphic interface.

While FPGA interconnect networks were originally designed to connect logic block output pins to input pins, FPGA users and architects sometimes become motivated to create connections between pins and specific wires in the interconnect. These pin-to-wire connections are motivated by both a desire to employ routing-by-abutment, in modular, pre-laid out systems, and to make direct use of resources in the fabric itself. The goal of this work is to measure the difficulty of forming such pin-to-wire connections. We show that compared to a flat placement of the complete system, the routed wirelength and critical path delay increase by 6% and 15% respectively, and the router effort increases 3.5 times. We show that while pin-to-wire connections impose increased stress on the router, they can be used under some circumstances. We also measure the impact of increasing routing architecture flexibility on these results, and propose a low-cost enhancement to improve pin-to-wire routing.

While FPGA interconnect networks were originally designed to connect logic block output pins to input pins, FPGA users and architects sometimes become motivated to create connections between pins and specific wires in the interconnect. These pin-to-wire connections are motivated by both a desire to employ routing-by-abutment, in modular, pre-laid out systems, and to make direct use of resources in the fabric itself. The goal of this work is to measure the difficulty of forming such pin-to-wire connections. We show that compared to a flat placement of the complete system, the routed wirelength and critical path delay increase by 6% and 15% respectively, and the router effort increases 3.5 times. We show that while pin-to-wire connections impose increased stress on the router, they can be used under some circumstances. We also measure the impact of increasing routing architecture flexibility on these results, and propose a low-cost enhancement to improve pin-to-wire routing.

Pirmajame skyriuje yra nagrinėjama LPLM(Lauku Programuojamos Loginės Matricos) (angl. FPGA) struktūra. Nagrinėjama vidinė LPLM struktūra t.y. trasavimas, loginiai elementai ir įėjimai/išėjimai. Toliau nagrinėjama „Altera“ firmos siūlomas programinis NIOS II procesorius, kuris gaunamas įkėlus NIOS II programos kodą į LPLM. „Altera“ NIOS II yra programinis bendros paskirties, 32 bitų RISC procesorius optimizuotas programuojama logika. / A first chapter deals with FPGA (field programmable gate arrays) structure. There are examined FPGA gates, input and output devices, an routing inside devices. Further an analysis of Altera's NIOS II soft processor, which is obtained by uploading the NIOS II code into the FPGA, is done. Altera's NIOS II is a general-purpose programmable, 32-bit RISC processor optimized for programmable logic.