The motivation to study this non-classical CMOS device is necessary to face with the ITRS constraints. In the ITRS roadmap, the gate length of devices are being scaled down rapidly but this rapid scaling is not in pace with the relatively slow scaling of the gate equivalent oxide thickness which leads to a degradation in the performance of the transistor. One of the solutions to this problem is the use of non-classical devices, such as the Gate-All-Around (GAA) MOSFET. Owing to the flexibility of SOI technology, these novel devices can be adapted to this technology bringing along with it the benefit of SOI technology. One of the main advantage of building this GAA device on SOI technology is that it offers the possibility whereby the second gate is easily built into the back of the device. GAA devices are also interesting because they do not need to scale down the thickness of the gate oxide rapidly but still able to maintain a suitable thickness to avoid problems such as current leakage through the thin gate oxide by tunnelling. The objective of this research can be divided into three parts; the first is to study the feasibility of the various fabrication process for this GAA device, the second to analyse the electrical characteristics of these fabricated GAA devices from DC characteristics up to 110 GHz and the third one is the use of commercial numerical simulation softwares (IE3D, Silvaco) in order to describe the physics of these novel devices. In this study, these different structures shows advantages and disadvantages when used in either analog or RF applications. The graded-channel structure has shown that it is advantageous when used in high performance analog circuits. The advantages of this structure is further enhanced when it is combined with the double-gate structure, forming a double-gate graded channel SOI MOSFET. Optimizing in terms of doping level along the channel of the graded-channel is important to yield good electrical results. In order for these devices to be successful commercially, it is important that they are compatible with the fabrication technology and trends available today and in the near future. To confirm that these devices can be adapted into today's and tomorrow's technology, we have shown that these they are easily adaptable in the current technology. Multiple-gate devices are a new group of devices which have been identified by ITRS as potential devices to meet the demands in the future. In this study, we have shown that these multiple-gate devices do indeed show improved short-channel effects and improved analog and RF characteristics when compared to the single-gate devices in existence. One of the main contributors to these improvements is due to what is known as the “volume inversion”.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Neste trabalho apresentamos a análise do comportamento analógico de transistores MOS implementados em tecnologia Silício sobre Isolante (SOI), de canal gradual (GC) e com tensão mecânica aplicada ao canal, operando em baixas temperaturas (de 380 K a 90 K), em comparação com dispositivos SOI convencionais. Este estudo foi realizado utilizando-se medidas experimentais de transistores e pequenos circuitos fabricados, bem como através da utilização de simulações numéricas bidimensionais e modelos analíticos. No caso dos transistores de canal gradual, inicialmente foi proposto um modelo analítico contínuo para a simulação da corrente de dreno em baixas temperaturas. Este modelo foi validado para temperaturas entre 300 K e 100 K e incluído na biblioteca de modelos de um simulador de circuitos. Foram analisadas características importantes para o funcionamento de circuitos analógicos, tais como a distorção harmônica de dispositivos operando em saturação e o descasamento de alguns parâmetros, como tensão de limiar e corrente de dreno, em diversas temperaturas. No caso da distorção, foi verificada uma melhora significativa promovida pela utilização da estrutura de canal gradual, ultrapassando 20 dB em 100 K. O descasamento apresentou piora em relação ao transistor convencional, devido a imperfeições de alinhamento que podem ocorrer no processo de fabricação, principalmente na etapa de definição da região fracamente dopada do canal. Foi observada uma piora de até 2,5 mV na variação da tensão de limiar e mais de 2% na corrente de dreno, em temperatura ambiente, em relação ao transistor uniformemente dopado. O impacto da utilização de transistores GC SOI em espelhos de corrente e amplificadores dreno comum também foi também avaliado. Os resultados experimentais mostraram que a estrutura de canal gradual é capaz de promover a melhora no desempenho destes dois blocos analógicos em comparação com transistores uniformemente dopados em todo o intervalo de temperaturas estudado. Amplificadores dreno comum com ganho praticamente constante e próximo do limite teórico e espelhos de corrente com precisão de espelhamento superior àquela apresentada por transistores convencionais, com maior excursão do sinal de saída e maior resistência de saída, foram obtidos. Foram também comparadas características analógicas de transistores SOI com tensão mecânica uniaxial e biaxial agindo sobre o canal em função da temperatura. Os resultados obtidos indicam que a tensão mecânica sobre o canal resulta em ganho de tensão melhor, ou no mínimo igual, àquele obtido com um transistor convencional com as mesmas dimensões e tecnologia. / In this work an analysis of the analog behavior of MOS transistors implemented in Silicon-on-Insulator technology, with graded-channel (GC) and mechanical strain applied to the channel, operating at low temperatures (from 380 K down to 90 K), in comparison to standard SOI devices is presented. This study has been carried out by using experimental measurements of transistors and small circuits, as well as through two-dimensional numerical simulations and analytical models. In the case of graded-channel transistors, an analytical model for the simulation of the drain current at low temperatures has been initially proposed. This model has been validated from 300 K down to 100 K and included to the models library of a circuit simulator. Important characteristics for analog circuits have been evaluated, namely the harmonic distortion of devices biased in saturation regime and the mismatching of parameters like the threshold voltage and the drain current, at several temperatures. Regarding the distortion, it has been verified a significant improvement due to the use of the graded-channel architecture, which reached more than 20 dB at 100 K. The matching has been worsened in comparison to standard transistor, due to misalignements that may take place in the devices processing, mainly in the definition of the lightly doped region in the channel. It has been observed a worsening of up to 2.5 mV in the threshold voltage variation and more than 2 % in the drain current, at room temperature, in comparison to the uniformly doped device. The impact of the application of GC transistors in current mirrors and commondrain amplifiers has been also evaluated. The experimental results showed that the graded-channel structure is able to provide improved performance of these analog blocks in comparison with uniformly doped transistors in the entire studied range of temperatures. Commom-drain amplifiers with virtually constant gain, close to the theoretical limit and current mirrors with improved mirroring precision in comparison to standard transistors, with increased output swing and output resistance have been obtained. Analog characteristics of SOI transistors with uniaxial and biaxial mechanical strain in the channel have been also compared as a function of the temperature. The analysis of experimental measurements indicates that the use of mechanical strain results in better or, at least, similar voltage gain than stardard transistors, for the same dimensions and technology.

Neste trabalho, é apresentada uma análise da operação analógica de transistores de múltiplas portas, avaliando a tensão Early, o ganho de tensão em malha aberta, a razão da transcondutância pela corrente de dreno (gm/IDS), a condutância de dreno e, em especial, a distorção harmônica, exibida por estes dispositivos. Ao longo deste trabalho, foram estudados FinFETs, dispositivos de porta circundante (Gate-All-Around GAA) com estrutura de canal gradual (Graded-Channel GC) e transistores MOS sem junções (Junctionless - JL). Inicialmente, foi efetuada a análise da distorção harmônica apresentada por FinFETs com e sem a presença de tensão mecânica biaxial, com diversas larguras de fin (Wfin) e comprimentos de canal (L), quando estes operavam em saturação, como amplificadores de um único transistor. Nesta análise, as não-linearidades foram avaliadas através da extração das distorções harmônicas de segunda e terceira ordens (HD2 e HD3, respectivamente), mostrando que a presença de tensão mecânica tem pouca influência em HD2, mas altera levemente a HD3. Quando os ganhos de tensão em malha aberta dos dispositivos são levados em conta, transistores sem tensão, também chamados de convencionais, mais estreitos apresentam grande vantagem em termos de HD2 em relação aos tensionados. Ainda nesta análise, percebeu-se que HD2 e HD3 de transistores tensionados pioram com a redução da temperatura, especialmente em inversão mais forte. Na seqüência, foi efetuada uma análise de HD3 em FinFETs com e sem tensão mecânica de vários comprimentos e larguras de canal, operando em região triodo e aplicados a estruturas balanceadas 2-MOS, mostrando que presença de tensão mecânica traz pouca influência em HD3, mas reduz a resistência do canal dos dispositivos (RON), o que não é bom em estruturas resistivas, como as avaliadas. Nesta análise, ainda, pode-se perceber uma melhora em HD3 superior a 30 dB ao se incrementar VGT de zero a 1,0 V, em cuja tensão dispositivos mais estreitos apresentam curvas mais lineares que os mais largos. Então, foi estudada a distorção apresentada por transistores GAA e GC GAA operando em regime triodo, aplicados a estruturas 2-MOS, onde se pôde perceber que GC GAAs com maiores comprimentos da região fracamente dopada apresentam vantagem em HD3 em relação aos demais, para valores de VGT superiores a 2 V. Na avaliação destas estruturas em função da temperatura, percebeu-se que, para VGT superiores a 1,1 V, HD3 depende fortemente da temperatura e piora conforme a temperatura diminui. O estudo envolvendo transistores sem junções foi mais focado em seus parâmetros analógicos, comparando-os aos apresentados por dispositivos de porta tripla ou FinFETs. Em inversões moderada e forte, transistores sem junção apresentaram menores valores para gm/IDS em relação a dispositivos de FinFETs polarizados em um mesmo nível de corrente, entretanto, a dependência de gm/IDS com a temperatura em transistores sem junção também foi menor que a apresentada por FinFETs. JL e FinFETs apresentaram comportamentos distintos para a tensão Early e o ganho de tensão em malha aberta em função da temperatura. Estes parâmetros sempre melhoram com o aumento da temperatura em dispositivos JL, enquanto que exibem seu máximo valor em temperatura ambiente em FinFETs. Nas proximidades da tensão de limiar, transistores sem junção com largura de fin de 30 nm exibiram tensão Early e ganho superiores a 80 V a 57 dB, respectivamente, enquanto que FinFETs mostraram Tensão Early de 35 V e ganho de 50 dB. Em todos os estudos efetuados ao longo do trabalho, procurou-se apontar as causas das não-linearidades apresentadas pelos dispositivos, a partir de modelos analíticos que pudessem relacionar a física de funcionamento dos transistores com os resultados experimentalmente obtidos. / In this work it is presented an analysis of the analog operation of multiple gate transistors, evaluating the Early Voltage, the open-loop voltage gain, the transconductance over the drain current ratio (gm/IDS), the drain conductance and, especially, the harmonic distortion exhibited by these devices. Along the work, FinFETs, Gate-All-Around (GAA) devices with the Graded-Channel (GC) structure and MOS transistors without junctions (Junctionless - JL) were studied. Initially, an analysis of the harmonic distortion presented by conventional and biaxially strained FinFETs with several fin widths (Wfin) and channel lengths (L) was performed, when these devices were operating in saturation as single transistor amplifiers. In this analysis, the non-linearities were evaluated through the extraction of the second and the third order harmonic distortions (HD2 and HD3, respectively), and it was shown that the presence of strain has negligible influence in HD2, but slightly changes HD3. When the open loop voltage gain of the devices is taken into consideration, narrower conventional transistors present a huge advantage with respect to the strained ones in terms of HD2. Also, it was perceived that both HD2 and HD3 of strained FinFETs worsen with the temperature decrease, especially in stronger inversion. In the sequence, an analysis of the HD3 presented by conventional and strained FinFETs of several fin widths and channel lengths operating in the triode regime was performed. These devices were applied to 2-MOS balanced structures, showing that the presence of the strain does not influence significantly the HD3, but reduces the resistance in the channel of the transistors (RON), which is not good for resistive structures as the ones evaluated. In this analysis, it can also be observed an HD3 improvement of 30 dB when VGT is increased from zero up to 1,0 V, where narrower devices present transfer characteristics more linear than the wider ones. Then, it was studied the distortion presented by GAA and GC GAA devices operating in the triode regime, applied to 2-MOS structures. In this case, it could be perceived that GC GAAs with longer lightly doped regions present better HD3 in comparison to the other devices for VGT higher than 2.0 V. In the evaluation of these structures as a function of the temperature, it could be seen that for VGT higher than 1.1 V, HD3 strongly depends on the temperature and worsens as the temperature decreases. The study involving JL transistors was focused on their analog parameters, comparing them to the ones presented by triple gate devices or FinFETs. In moderate and strong inversions, Junctionless showed lower values for gm/IDS with respect to triple gate devices biased at a similar current level. However, the dependence of gm/IDS from Junctionless with the temperature was also smaller than the one presented by FinFETs. Junctionless and FinFETs exhibited distinct behaviors for the Early voltage and the open-loop voltage gain as a function of the temperature. These parameters always improve with the temperature raise in JL devices whereas they exhibit their maximum values around room temperatures for FinFETs. In the proximity of the threshold voltage, Junctionless with fin width of 30 nm presented Early voltage and intrinsic gain larger than 80 V and 57 dB, respectively, whereas FinFETs exhibited Early voltage of 35 V and gain of 50 dB. For all the studies performed in this work, the probable causes of the non-linearities were pointed out, from analytic models that could correlate the physical work of the devices with the experimental results.

Neste trabalho, é apresentada uma análise da operação analógica de transistores de múltiplas portas, avaliando a tensão Early, o ganho de tensão em malha aberta, a razão da transcondutância pela corrente de dreno (gm/IDS), a condutância de dreno e, em especial, a distorção harmônica, exibida por estes dispositivos. Ao longo deste trabalho, foram estudados FinFETs, dispositivos de porta circundante (Gate-All-Around GAA) com estrutura de canal gradual (Graded-Channel GC) e transistores MOS sem junções (Junctionless - JL). Inicialmente, foi efetuada a análise da distorção harmônica apresentada por FinFETs com e sem a presença de tensão mecânica biaxial, com diversas larguras de fin (Wfin) e comprimentos de canal (L), quando estes operavam em saturação, como amplificadores de um único transistor. Nesta análise, as não-linearidades foram avaliadas através da extração das distorções harmônicas de segunda e terceira ordens (HD2 e HD3, respectivamente), mostrando que a presença de tensão mecânica tem pouca influência em HD2, mas altera levemente a HD3. Quando os ganhos de tensão em malha aberta dos dispositivos são levados em conta, transistores sem tensão, também chamados de convencionais, mais estreitos apresentam grande vantagem em termos de HD2 em relação aos tensionados. Ainda nesta análise, percebeu-se que HD2 e HD3 de transistores tensionados pioram com a redução da temperatura, especialmente em inversão mais forte. Na seqüência, foi efetuada uma análise de HD3 em FinFETs com e sem tensão mecânica de vários comprimentos e larguras de canal, operando em região triodo e aplicados a estruturas balanceadas 2-MOS, mostrando que presença de tensão mecânica traz pouca influência em HD3, mas reduz a resistência do canal dos dispositivos (RON), o que não é bom em estruturas resistivas, como as avaliadas. Nesta análise, ainda, pode-se perceber uma melhora em HD3 superior a 30 dB ao se incrementar VGT de zero a 1,0 V, em cuja tensão dispositivos mais estreitos apresentam curvas mais lineares que os mais largos. Então, foi estudada a distorção apresentada por transistores GAA e GC GAA operando em regime triodo, aplicados a estruturas 2-MOS, onde se pôde perceber que GC GAAs com maiores comprimentos da região fracamente dopada apresentam vantagem em HD3 em relação aos demais, para valores de VGT superiores a 2 V. Na avaliação destas estruturas em função da temperatura, percebeu-se que, para VGT superiores a 1,1 V, HD3 depende fortemente da temperatura e piora conforme a temperatura diminui. O estudo envolvendo transistores sem junções foi mais focado em seus parâmetros analógicos, comparando-os aos apresentados por dispositivos de porta tripla ou FinFETs. Em inversões moderada e forte, transistores sem junção apresentaram menores valores para gm/IDS em relação a dispositivos de FinFETs polarizados em um mesmo nível de corrente, entretanto, a dependência de gm/IDS com a temperatura em transistores sem junção também foi menor que a apresentada por FinFETs. JL e FinFETs apresentaram comportamentos distintos para a tensão Early e o ganho de tensão em malha aberta em função da temperatura. Estes parâmetros sempre melhoram com o aumento da temperatura em dispositivos JL, enquanto que exibem seu máximo valor em temperatura ambiente em FinFETs. Nas proximidades da tensão de limiar, transistores sem junção com largura de fin de 30 nm exibiram tensão Early e ganho superiores a 80 V a 57 dB, respectivamente, enquanto que FinFETs mostraram Tensão Early de 35 V e ganho de 50 dB. Em todos os estudos efetuados ao longo do trabalho, procurou-se apontar as causas das não-linearidades apresentadas pelos dispositivos, a partir de modelos analíticos que pudessem relacionar a física de funcionamento dos transistores com os resultados experimentalmente obtidos. / In this work it is presented an analysis of the analog operation of multiple gate transistors, evaluating the Early Voltage, the open-loop voltage gain, the transconductance over the drain current ratio (gm/IDS), the drain conductance and, especially, the harmonic distortion exhibited by these devices. Along the work, FinFETs, Gate-All-Around (GAA) devices with the Graded-Channel (GC) structure and MOS transistors without junctions (Junctionless - JL) were studied. Initially, an analysis of the harmonic distortion presented by conventional and biaxially strained FinFETs with several fin widths (Wfin) and channel lengths (L) was performed, when these devices were operating in saturation as single transistor amplifiers. In this analysis, the non-linearities were evaluated through the extraction of the second and the third order harmonic distortions (HD2 and HD3, respectively), and it was shown that the presence of strain has negligible influence in HD2, but slightly changes HD3. When the open loop voltage gain of the devices is taken into consideration, narrower conventional transistors present a huge advantage with respect to the strained ones in terms of HD2. Also, it was perceived that both HD2 and HD3 of strained FinFETs worsen with the temperature decrease, especially in stronger inversion. In the sequence, an analysis of the HD3 presented by conventional and strained FinFETs of several fin widths and channel lengths operating in the triode regime was performed. These devices were applied to 2-MOS balanced structures, showing that the presence of the strain does not influence significantly the HD3, but reduces the resistance in the channel of the transistors (RON), which is not good for resistive structures as the ones evaluated. In this analysis, it can also be observed an HD3 improvement of 30 dB when VGT is increased from zero up to 1,0 V, where narrower devices present transfer characteristics more linear than the wider ones. Then, it was studied the distortion presented by GAA and GC GAA devices operating in the triode regime, applied to 2-MOS structures. In this case, it could be perceived that GC GAAs with longer lightly doped regions present better HD3 in comparison to the other devices for VGT higher than 2.0 V. In the evaluation of these structures as a function of the temperature, it could be seen that for VGT higher than 1.1 V, HD3 strongly depends on the temperature and worsens as the temperature decreases. The study involving JL transistors was focused on their analog parameters, comparing them to the ones presented by triple gate devices or FinFETs. In moderate and strong inversions, Junctionless showed lower values for gm/IDS with respect to triple gate devices biased at a similar current level. However, the dependence of gm/IDS from Junctionless with the temperature was also smaller than the one presented by FinFETs. Junctionless and FinFETs exhibited distinct behaviors for the Early voltage and the open-loop voltage gain as a function of the temperature. These parameters always improve with the temperature raise in JL devices whereas they exhibit their maximum values around room temperatures for FinFETs. In the proximity of the threshold voltage, Junctionless with fin width of 30 nm presented Early voltage and intrinsic gain larger than 80 V and 57 dB, respectively, whereas FinFETs exhibited Early voltage of 35 V and gain of 50 dB. For all the studies performed in this work, the probable causes of the non-linearities were pointed out, from analytic models that could correlate the physical work of the devices with the experimental results.

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Advances in wireless technology have recently led to the potential for higher data rates and greater functionality. Wireless home and business networks and 3G and 4G cellular phone systems are promising technologies striving for market acceptance, requiring low-cost, low-power, and compact solutions. One approach to meet these demands is system-on-a-chip (SoC) integration, where RF/analog and digital circuitry reside on the same chip, creating a mixed-signal environment. Concurrently, there is tremendous incentive to utilize Si-based technologies to leverage existing fabrication and design infrastructure and the corresponding economies of scale. While the SoC approach is attractive, it presents major challenges for circuit designers, particularly in the design of monolithic voltage controlled oscillators (VCOs). VCOs are important components in the up or downconversion of RF signals in wireless transceivers. VCOs must have very low phase noise and spurious emissions, and be extremely power efficient to meet system requirements. To meet these specifications, VCOs require high-quality factor (Q) tank circuits and reduction of noise from active devices; however, the lack of high-quality monolithic inductors, along with low noise transistors in traditional Si technologies, has been a limiting factor. This thesis presents the design, characterization, and comparison of three monolithic 3-4 GHz VCOs and an integrated 5-6 GHz VCO with tunable polyphase outputs. Each VCO is designed around a differential -G_{M} core with an LC tank circuit. The circuits exploit two Si-based device technologies: Silicon Germanium (SiGe) Heterojunction Bipolar Transistors (HBTs) for a cross-coupled collectors circuit and Graded-Channel MOS (GC-MOS) transistors for a complementary (CMOS) implementation. The circuits were fabricated using the Motorola 0.4 μm CDR1 SiGe BiCMOS process, which consists of four interconnected metal layers and a thick copper (10 μm) metal bump layer for improved inductive components. The VCO implementations are targeted to meet the stringent phase noise specifications for the GSM/EGSM 3G cellular standard. The specifications state that the VCO output cannot exceed -162 dBc/Hz sideband noise at 20 MHz offset from the carrier. Simultaneously, oscillators must be designed to address other system level effects, such as feed-through of the local oscillator (LO). LO feed-through directly results in self-mixing in direct conversion receivers, which gives rise to unwanted corrupting DC offsets. Therefore, a system-level strategy is employed to avoid such issues. For example, multiplying the oscillator frequency by two or four times can help avoid self-mixing during downconversion by moving the LO out of the bandwidth of the RF front-end. Meanwhile, direct conversion or low-IF (intermediate frequency) receiver architectures utilize in-phase and quadrature (I/Q) downconversion signal recovery and image rejection. Any imbalance between the I and Q channels can result in an increase in bit-error-rate (BER) and/or decrease in the image rejection ratio (IRR). To compensate for such an imbalance, an integrated tunable polyphase filter is implemented with a VCO. Control voltages between the differential I and Q channels can be individually controlled to help compensate for I/Q mismatches. This thesis includes an introduction to design flow and layout strategies for oscillator implementations. A detailed comparison of the advantages and disadvantages of the SiGe HBTs and GC-MOS device in 3-4 GHz VCOs is presented. In addition, an overview of full-wave electromagnetic characterization of differential dual inductors is given. The oscillators are characterized for tuning range, output power, and phase noise. Finally, new measurement techniques for the 5-6 GHz VCO with a tunable polyphase filter are explored. A comparison between the time and frequency approaches is also offered. / Master of Science