L'industrie de la microélectronique s'appuie sur l'évolution constante de la miniaturisation des transistors. D'ici 2016, cette industrie atteindra le nœud technologique 16 nm dans lequel il faudra être capable de graver des structures de dimensions nanométrique ayant de très forts facteurs d'aspect. Cependant, les procédés de gravure actuels montrent de sérieuses limitations en termes de contrôle des profils et des dimensions critiques lorsqu'il faut graver de telles structures. Les problèmes rencontrés sont liés d'une part à des limitations intrinsèques des procédés plasmas et d'autre part à l'apparition de nouveaux phénomènes lorsque la dimension des structures à graver devient nanométrique. Dans le cadre de cette thèse, un nouveau mode de fonctionnement des sources à plasma est étudié pour développer des procédés de gravure adaptés aux prochaines générations de circuits intégrés : les plasmas modulés en impulsions courtes. Les premiers travaux réalisés s'appuient sur de puissantes techniques d'analyses du plasma (spectroscopie d'absorption VUV, sonde de flux ionique, analyseur électrostatique) dans le but de mettre en évidence l'impact des paramètres de la modulation en impulsion du plasma sur ses caractéristiques physicochimiques (flux et énergie des radicaux et des ions). Ces diagnostics ont tout d'abord permis de définir très clairement les conséquences de la modulation en impulsion du plasma sur les flux de radicaux réactifs qui bombardent le substrat : le rapport de cycle est LE paramètre clé pour contrôler la chimie du plasma car il permet de contrôler le taux de fragmentation du gaz par impact électronique. Dans un second temps, nous avons également démontré que dans les plasmas électronégatifs et pour une puissance RF de polarisation donnée, l'énergie des ions augmente lorsque le rapport de cycle diminue. Fort de ces connaissances fondamentales sur les plasmas, des analyses des surfaces (XPS, MEB, Raman…) ont permis de comprendre les mécanismes mis en jeux lors de l'interaction plasma- surface. Ainsi, il a été possible de développer des procédés de gravure pulsés pour plusieurs étapes de la grille de transistor (prétraitement HBr, gravure du Si-ARC, gravure du pSi). Les prétraitements HBr sont incontournables pour réduire la rugosité de bord de ligne de transistor. Lors de cette étape, une couche riche en carbone limite l'effet bénéfique des UV du plasma sur la diminution de la rugosité. Grâce à l'utilisation des plasmas pulsés, l'origine de cette couche a été mise en évidence : elle résulte du dépôt sur les motifs d'espèces carbonées non volatiles issues de la photolyse de la résine qui sont relâchées dans le plasma. Dans ce système bicouche, les contraintes de la couche carbonée dure vont se relaxer dans le volume mou de la résine par phénomène de « buckling » qui se traduit par une hausse de la rugosité de bord de ligne. Nous avons montré que cela peut être évité en minimisant l'épaisseur de cette couche, ce qui peut être obtenu notamment en pulsant le plasma. La gravure de la couche anti-réflective Si-ARC qui sert de masque dur et celle de la grille en poly Silicium reposent sur l'utilisation de plasmas fluorocarbonés. Mais dans ce type de plasma, la production de précurseurs pour la polymérisation est diminuée quand le plasma est pulsé, conduisant à une perte de sélectivité et d'anisotropie. Les plasmas synchronisés pulsés ne sont donc pas de bons candidats pour les étapes de gravure considérées. Pour pallier à ce problème, un autre mode de polarisation a été étudié : les plasmas pour lesquels seule la puissance de polarisation est pulsée. Dans le cas de la gravure du Si-ARC, il est possible d'obtenir des profils très anisotropes avec une sélectivité vis-à-vis de la résine nettement améliorée. Pour la gravure du Silicium, les effets d'ARDE ont pu être diminués tout en améliorant la sélectivité. Ces résultats sont très encourageants. / Microelectronics industry is based on the continuous transistor downscaling. By the year 2016, the 16nm technological node would be achieved, so that structures with nanometric dimensions and high aspect ratio would have to be etch. However, traditional etching processes shows major limitations in terms of pattern profiles control and critical dimensions when such structures have to be etch. The encountered problems are related directly to intrinsic limitations of plasmas processes but also to the emergence of new phenomena’s when the dimensions of structures to etch become nanometric. In the framework of this thesis, a new strategy to produce plasma has been evaluated to develop etching plasmas processes adapted to next integration circuit generations: the pulsed plasmas. Over a first phase, the impact of plasma pulsing parameters (frequency and duty cycle) on the plasma physico-chemical characteristics has been highlight. This has been achievable thanks to advanced plasma analyse techniques (VUV broad band absorption spectroscopy, ion flux probe, retarding electrical field analyser…) developed to allow time resolved measurements. For the neutral flux, diagnostics have revealed that duty cycle is THE key control knob to tune the plasma. Indeed, a low duty cycle leads to reduced parent gas fragmentation and thus a reduced chemical reactivity. On the other hand, in electronegative plasmas and for constant RF power, we have demonstrated that ion energy is considerably increased when the ions flux is decreased (i.e. when the duty cycle is decreased). Then, surface analyses (XPS, SEM, Raman spectroscopy…) brought out the mechanisms involved during the plasma-surface interaction. Deeper comprehension of impact of pulsing parameters enables to develop pulsed plasmas processes more easily. These works are focused on the top of the transistor gate and deal with the following steps: HBr cure, Si-ARC etching, poly-silicon etching. HBr cure is an essential pre-treatment of the 193 nm photoresist to decrease the Line Width Roughness (LWR) of transistor gate. During this step, a carbon rich layer is formed on the surface of the resist pattern and degrades the beneficial action of UV plasma light on LWR reduction. Thanks to use of pulsed plasmas, the origin of this carbon rich layer has been highlight: UV induced modifications in polymer bulk lead to outgassing of volatiles carbon-based products in the plasma. These carbon containing moieties are fragmented by electron impact dissociation reaction in the plasma, which create sticking carbon based precursors available for re-deposition on the resist patterns. The impact of this layer on the LWR and resist pattern reflow is studied, and a possible mechanical origin (i.e. buckling instabilities) is highlighted. Finally, we showed that the use of pulsed HBr curing plasma allows to reduce and control the thickness of the graphite-like layer and to obtain LWR reduction that are comparable to VUV treatment only. The Si-ARC layer, used as hard mask, and the poly-silicon gate etching are based on the use of fluorocarbon plasmas. However, in these plasmas, the production of radicals enable for the polymerisation is decreased when the duty cycle is reduced. It leads to loss of both anisotropy and selectivity. Synchronised pulsed plasmas are then not adapted to such etching processes. To overcome this problem, a new way to produce plasma has been studied: the ICP source power is maintained constant and only the bias power is pulsed. Regarding Si-ARC etching, very anisotropic profiles are obtained and the Si-ARC to resist selectivity is enhanced while pulsing the rf bias to the wafer. In the case of poly-silicon etching, the ARDE effects are significantly reduced while the selectivity regarding the oxide is improved. These results are very promising for the development of polymerising plasmas processes.

A chaque nouvelle étape franchie dans la réduction des dimensions des dispositifs en microélectronique, de nouvelles problématiques sont soulevées. Parmi elles, la fluctuation de la longueur de la grille des transistors, aussi appelée rugosité de bord de ligne (LWR, pour “Line Width Roughness”), constitue l'une des principales sources de variabilité. Afin d'assurer le bon fonctionnement des transistors, le LWR doit être inférieur à 2 nm pour les futurs noeuds technologiques. Dans ce contexte, la caractérisation précise de la rugosité à l'échelle nanométrique est essentielle mais se heurte aux limitations des équipements de métrologie. En effet, à ces dimensions, le bruit de mesure des équipements ne peut être ignoré. Afin de pallier à ce problème, un protocole permettant de s'affranchir du niveau de bruit des équipements de métrologie a été développé dans la première partie de cette thèse. Il s'appuie sur l'utilisation de la densité spectrale de puissance de la rugosité, basée sur une fonction d'autocorrélation de type "fractal auto-affine". Un bruit "blanc" a été inclus dans le modèle théorique, permettant l'ajustement des données expérimentales. La seconde problématique concerne la rugosité élevée des motifs des résines 193 nm qui est transférée dans la grille lors des étapes successives de gravure. Pour résoudre cette difficulté, des traitements plasma sur résines ont été envisagés dans la seconde partie de cette étude. Des analyses physico-chimiques des résines exposées aux traitements plasma nous ont permis de montrer que les UV émis par les plasmas lissent considérablement les flancs des résines. En contrepartie, la formation d'une couche "dure" autour des motifs avec certains plasmas (HBr et Ar) contribue à leur dégradation. De nouvelles stratégies ont également été examinées. Les traitements plasma ont été combinés à des recuits thermiques dans le but d'additionner leurs avantages. Finalement, un plasma de H2 semble être prometteur puisqu'il ne génère pas de couche superficielle sur les motifs de résine, et l'action des UV réduit considérablement la rugosité. En combinant ce traitement avec un recuit thermique, il est possible d'atteindre des rugosités de 2.4 nm dans la grille finale. / With the constant decrease of dimensions in microelectronic devices, new problemes are raised. One of them is the variation of the transistor gate length, also called "Line Width Roughness" (LWR), which constitutes one of the most important sources of device variability. Regarding the future technological nodes, the LWR becomes a serious issue and should be reduced down to 2 nm. In this context, the acurate characterization of the LWR at the nanometric scale is essential but faces metrology tool limitations. At this scale, the equipment noise level can not be ignored.In order to compensate for this problem, a protocol allowing to get rid of the metrology equipment noise has been developped. It relies on the use of the discrete power spectral density, based on a "self affine fracal" autocorrelation function type. A "white" noise has been incorporated to the theoretical model, allowing the fitting of experimental data.The second issue concerns the significant LWR of the photoresist patterns printed by 193nm lithography, known to be partially transferred into the gate stack during the subsequent plasma etching steps. In order to solve this difficulty, plasma treatments have been applied to photoresists. Physico-chemical analysis of resists exposed to different plasma allowed us to observe that the UV emitted by the plama significantly smooth the resist sidewalls. On the other hand, the formation of a "stiff" layer around the patterns with some of the used plasma (namely HBr and Ar) leads to a degradation of the sidewall. New strategies have also been examined. Plasma treatments were especially combined to annealing treatments in order to couple their advantages. Finally, the H2 plasma appears as the most promissing for that it does not generate any surface "stiff" layer on the resist patterns and the UV significantly smooth the roughness. Combining this treatment with an annealing, it is possible to reach roughnesses as low as 2.4 nm in the final gate.

Les interconnexions des circuits intégrés sub-0.25µm nécessitent l'intégration d'isolants «low-K» à plus faible permittivité diélectrique que SiO2 (~ 4.4) tel que le SiLK™ (~ 2.65), un matériau organique prometteur. Mais sa gravure plasma conduit à l'obtention de structures en forme de tonneau («bow»), alors que les profils gravés doivent rester anisotropes pour les étapes ultérieures d'intégration. Afin de réduire le bow, cette étude montre que la passivation des flancs des structures gravées est nécessaire, et fortement corrélée à la dégradation («graphitisation») du SiLK et à la présence de résidus carbonés peu volatils dans le plasma. La présence de sources carbonées autres que le SiLK™ permet aussi d'améliorer la passivation. L'étude du phénomène à l'origine du bow montre enfin que les charges électrostatiques jouent un rôle majoritaire dans la déflexion des ions sur les flancs. Ces résultats intéressent également tous les low-Ks à faible seuil de gravure ionique réactive.

Le carbure de silicium (SiC) est un semi-conducteur à large bande d'énergie interdite, remarquable par ses propriétés physiques situées à mi-chemin entre le silicium et le diamant. Ceci suscite actuellement un fort intérêt industriel pour son utilisation dans la fabrication de composants susceptibles de fonctionner dans des conditions extrêmes : forte puissance et haute température. Les travaux de thèse se sont focalisés sur la levée de verrous technologiques pour réaliser des composants latéraux de type JFET (Junction Field Effect Transistor) et les intégrer monolithiquement dans des substrats SiC-4H. L'objectif est de réaliser un bras d'onduleur intégré en SiC avec deux étages commande et puissance. Dans un premier temps, nous avons entamé cette thèse par une caractérisation de deux lots de composants JFET latéraux à canaux N et P réalisés dans le cadre de deux projets ANR précédents cette thèse. De cette étude nous avons extrait plusieurs points positifs, comme celui qui concerne la tenue en tension des JFET de puissance et l'intégration monolithique des JFET basse tension. Mais, nous avons aussi mis en évidence, la nécessité d'optimiser la structure de composants et d'améliorer certaines étapes technologiques, principalement, la définition des canaux par implantation ionique, le contact ohmique et la gravure profonde. Des études approfondies pour réaliser le contact ohmique sur SiC type P et des procédés pour réaliser une gravure profonde dans le SiC ont été développés. Ces études ont permis d'obtenir une faible résistance de contact comparable à l'état de l'art mondial, d'avoir des calibres en courant plus élevés et par conséquent une meilleure modulation. Pour la gravure, un masque dur à base de silicium et nickel (NiSi), nous a permis de mettre en place un procédé original qui permet des gravures profondes du SiC et réaliser les structures intégrés des JFET. L'ensemble de ces améliorations technologiques nous a permis d'obtenir des nouveaux lots de composants JFET P et N intégrés sur la même puce, avec des meilleures performances par rapport aux précédentes réalisations, notamment avec une conduction dans les canaux 10 à 100 fois plus importante. Nous avons également obtenu une modulation du courant Ids en fonction de la tension Vgs sur un nombre très important de JFET en augmentant significativement le rendement par rapport aux lots précédents.

L'objectif de ce travail porte sur la généralisation de la modélisation de la gravure du silicium dans les plasmas de fluor ou de chlore à celle de la gravure des éléments de la colonne IV et des composés III-V de structure cristalline de type diamant ou zinc-blende dans les plasmas d'halogènes, i.e. fluor, chlore, brome et iode. Dans ce contexte, les effets stériques et de diffusion en volume et/ou en surface en constituent les problématiques principales. Cette généralisation s'appuie sur le modèle de gravure de Petit et Pelletier qui, par rapport aux modèles antérieurs, prend en compte un certain nombre d'hypothèses distinctes ou additionnelles telles que les interactions répulsives entre adatomes d'halogènes proches voisins, les mécanismes de Langmuir-Hinshelwood pour la formation des produits de réaction, la nature mono-couche ou multi-couches de l'adsorption, et la diffusion des adatomes en surface. Les effets stériques relatifs à la diffusion des atomes d'halogènes à travers les surfaces (100) des structures cristallines des éléments de la colonne IV et des composés III-V définissent une première loi de similitude entre la maille du réseau cristallin et le rayon ionique de Shannon des atomes d'halogènes concernant leurs conditions de diffusion en volume. Cette loi se traduit par un diagramme prévisionnel, commun aux éléments de la colonne IV et aux composés III-V, délimitant les systèmes de gravure de types mono-couche et multi-couches. Les effets stériques relatifs aux mécanismes réactionnels de gravure sur les surfaces (100) aboutissent à des secondes lois de similitude entre la maille du réseau et le rayon covalent des adatomes d'halogènes caractérisant la nature de la gravure : gravure isotrope, gravure anisotrope, ou absence de gravure. Ces lois de similitude, distinctes pour les éléments de la colonne IV et les composés III-V (stœchiométrie différente des produits de réaction), se traduisent par deux diagrammes prévisionnels délimitant les différents domaines de gravure. Les diagrammes prévisionnels pour les éléments de la colonne IV ont pu être validés, d'une part, à partir des résultats expérimentaux antérieurs, et, d'autre part, en l'absence de données, à partir d'études expérimentales complémentaires : gravure de Si et Ge en plasma de brome et d'iode, gravure de Sn en plasma d'iode. / The objective of this work is the generalization of the modeling of the etching of silicon in fluorine or chlorine plasmas to that of the etching of the elements in column IV and of III-V compounds with diamond-like or zinc-blend crystal structure in halogen plasmas (i.e. fluorine, chlorine, bromine and iodine). In this context, steric effects and volume and/or surface diffusion are the main issues. This generalization is based on the etching model of Petit and Pelletier which, compared to previous models, takes into account a number of separate or additional assumptions such as the repulsive interactions between halogen adatoms in nearest neighbor positions, the Langmuir-Hinshelwood mechanisms for the formation of reaction products, the mono-layer or multi-layer nature of the adsorption, and the diffusion of adatoms on the surface. Steric effects related to the diffusion of halogens through the (100) surfaces of the crystal structures of the elements of column IV and III-V compounds define a first law of similarity between the crystal lattice and the Shannon ionic radius of the halogen atoms concerning their bulk diffusion conditions. This law results in a forecast diagram, common to column IV elements and III-V compounds, delimiting the mono-layer or multi-layer type of the etching systems. Steric effects related to the reaction mechanisms of etching on (100) surfaces lead to the second laws of similarity between the crystal lattice and the covalent radius of halogen adatoms characterizing the etching behavior: isotropic etching, anisotropic etching or no etching. These laws of similarity, distinct between the elements of the column IV and III-V compounds (different stoichiometry of the reaction products), result in two forecast diagrams delimiting the distinct etching domains. Forecast diagrams for column IV elements have been validated, first, from previous experimental results, and, secondly, in the absence of data, from additional experimental studies: etching of Si and Ge in bromine and iodine plasmas, and etching of Sn in iodine plasmas.

Le carbure de silicium (SiC) est un semi-conducteur à large bande d’énergie interdite, remarquable par ses propriétés physiques situées à mi-chemin entre le silicium et le diamant. Ceci suscite actuellement un fort intérêt industriel pour son utilisation dans la fabrication de composants susceptibles de fonctionner dans des conditions extrêmes : forte puissance et haute température. Les travaux de thèse se sont focalisés sur la levée de verrous technologiques pour réaliser des composants latéraux de type JFET (Junction Field Effect Transistor) et les intégrer monolithiquement dans des substrats SiC-4H. L’objectif est de réaliser un bras d’onduleur intégré en SiC avec deux étages commande et puissance. Dans un premier temps, nous avons entamé cette thèse par une caractérisation de deux lots de composants JFET latéraux à canaux N et P réalisés dans le cadre de deux projets ANR précédents cette thèse. De cette étude nous avons extrait plusieurs points positifs, comme celui qui concerne la tenue en tension des JFET de puissance et l’intégration monolithique des JFET basse tension. Mais, nous avons aussi mis en évidence, la nécessité d’optimiser la structure de composants et d’améliorer certaines étapes technologiques, principalement, la définition des canaux par implantation ionique, le contact ohmique et la gravure profonde. Des études approfondies pour réaliser le contact ohmique sur SiC type P et des procédés pour réaliser une gravure profonde dans le SiC ont été développés. Ces études ont permis d’obtenir une faible résistance de contact comparable à l’état de l’art mondial, d’avoir des calibres en courant plus élevés et par conséquent une meilleure modulation. Pour la gravure, un masque dur à base de silicium et nickel (NiSi), nous a permis de mettre en place un procédé original qui permet des gravures profondes du SiC et réaliser les structures intégrés des JFET. L’ensemble de ces améliorations technologiques nous a permis d’obtenir des nouveaux lots de composants JFET P et N intégrés sur la même puce, avec des meilleures performances par rapport aux précédentes réalisations, notamment avec une conduction dans les canaux 10 à 100 fois plus importante. Nous avons également obtenu une modulation du courant Ids en fonction de la tension Vgs sur un nombre très important de JFET en augmentant significativement le rendement par rapport aux lots précédents. / Silicon carbide (SiC) a semiconductor is as wide band gap, notable for its physical properties located between silicon and diamond. The inherent properties of silicon carbide (SiC) high thermal conductivity, and high breakdown voltage make it a very promising material for high power, high temperature and high-frequency device applications. The thesis focused on the removal of technological barriers to achieve lateral components JFET (Junction Field Effect Transistor) and monolithically integrated in SiC-4H substrates. The objective is to realize an arm of inverter integrated there SIC with two floors command and power. Initially, we started this thesis by a characterization of two lots of components JFET with channels N and P realized during two previous ANR this thesis. In this study, we extracted several positive points, such, the breakdown voltage of the JFET power and monolithic integration of low voltage JFET. But we have also highlighted the need to optimize the structure of components and improve some technological steps, mainly the definition channels by ion implantation, the ohmic contact and deep etching. Extensive to achieve ohmic contact on SiC P type and methods for performing deep etching in SiC studies have been developed. These studies have resulted in a low resistance comparable to the state of the art world contact, having sizes in higher current and therefore a better modulation. For etching, a hard mask to silicon and nickel (NiSi) has enabled us to develop a novel method that allows deep etching of SiC JFETs achieve integrated structures. All these technological improvements allowed us to get new batches of P and N JFET integrated on the same chip components with better performance compared to previous achievements, especially with conduction channels 10 to 100 times important. We also got a modulation current Ids as a function of the voltage Vgs on a large number of JFET significantly increasing the performance compared to previous batches.