Ce travail de thèse a eu pour objectif de définir et mettre en oeuvre l'architecture décisionnelle d'un robot réalisant une tâche en collaboration avec un homme pour atteindre un but commun. Un certain nombre de fonctionnalités existaient déjà ou ont été développées conjointement avec ce travail au sein de l'équipe. Ce travail a d'abord consisté en l'étude puis à la formalisation des différentes capacités nécessaires. Il s'est traduit concrètement par l'approfondissement de certains des modules fonctionnels existants par l'auteur ou par d'autres membres de l'équipe en lien étroit avec l'auteur. La première contribution principale de l'auteur a consisté à développer une couche de contrôle de haut niveau qui a permis l'intégration et la mise en oeuvre des différentes capacités du robot découpée en 3 activités : la construction et la mise à jour de l'état du monde ; la gestion des buts et des plans de haut niveau ; l'exécution et le suivi des mouvements de manipulation. La deuxième contribution principale a consisté à améliorer les raisonnements géométriques et temporels pour d'abord permettre au robot de mieux suivre l'évolution de l'état du monde puis lui donner la capacité à inférer quand l'homme a des croyances distinctes de celles du robot. / Goal of this thesis was to formalize and to implement a decisional layer for a robot achieving tasks collaboratively with a human to achieve a shared goal. Some functionalities were already there or were built during my own thesis by other inside the team. My first task was to study and formalize the skills needed by the robot. Consequently some of the existing functional modules were improved by some other members of the team or myself. My first main contribution was to develop a new high level control component to integrate and manage the different robot skills according to 3 main activities : state of the world build and update; goals and plans management; manipulation motions execution and monitoring. My second main contribution was to improve geometric and temporal reasoning skills so that first, the robot could better understand and track changes in the world and second, infer when the human had some beliefs about the world that were distinct from its own beliefs.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

En tentant de mettre en lumière les ressemblances et les dissonances entre les descriptions faites du corps handicapé, et les compréhensions que les athlètes paralympiques ont et ont eus de leur propre corps, on cherchera à voir dans quelle mesure cela s’inscrit dans une perspective plus large. L’objectif n’est donc pas de mettre de l’avant un portrait de la vie d’un para-sportif de haut niveau, mais plutôt de tenter de tisser les liens et les relations qui existent dans la conception de ce corps parasportif. En observant ce corps lubrique de tous les excès, ce corps symbolisant pour l’Homme sa victoire la victoire de l’Homme sur les caprices de la Nature, contournant les coups du sort. Ce sont ces désirs et ces velléités de ce corps que nous tenterons de percevoir, et cela en suivant le fil d’Ariane qui nous guidera au travers du labyrinthe d’influences qui constituent l’identité de ce corps handicapé.

La thèse porte sur l'impact d'optimisations algorithmiques pour la synthèse automatique HLS pour ASIC. Ces optimisations algorithmiques sont des transformations de haut niveau, qui de part leur nature intrinsèque restent hors de porter des compilateurs modernes, même les plus optimisants. Le but est d'analyser l'impact des optimisations et transformations de haut niveau sur la surface, la consommation énergétique et la vitesse du circuit ASIC. Les trois algorithmes évalués sont les filtres non récursifs, les filtres récursifs et un algorithme de détection de mouvement. Sur chaque exemple, des gains ont été possibles en vitesse et/ou en surface et/ou en consommation. Le gain le plus spectaculaire est un facteur x12.6 de réduction de l'énergie tout en maitrisant la surface de synthèse et en respectant la contrainte d'exécution temps réel. Afin de mettre en perspective les résultats (consommation et vitesse), un benchmark supplémentaire a été réalisé sur un microprocesseur ST XP70 avec extension VECx, un processeur ARM Cortex avec extension Neon et un processeur Intel Penryn avec extensions SSE.

Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

La radio logicielle est une technologie prometteuse pour répondre aux exigences de flexibilité des nouvelles générations de standards de communication. Elle peut être facilement reprogrammée au niveau logiciel pour implémenter différentes formes d'onde. En s'appuyant sur une technologie dite logicielle telle que les microprocesseurs, cette approche est particulièrement flexible et assez facile à mettre en œuvre. Cependant, ce type de technologie conduit généralement à une faible capacité de calcul et, par conséquent, à des débit faibles. Pour résoudre ce problème, la technologie FPGA s'avère être une bonne alternative pour la mise en œuvre de la radio logicielle. En effet, les FPGAs offrent une puissance de calcul élevée et peuvent être reconfigurés. Ainsi, inclure des FPGAs dans le concept de radio logicielle peut permettre de prendre en charge plus de formes d'onde avec des exigences plus strictes qu'une approche basée sur la technologie logicielle. Cependant, les principaux inconvénients d’une conception à base de FPGAs sont le niveau du langage de description d'entrée qui doit typiquement être le niveau matériel, et le temps de reconfiguration qui peut dépasser les exigences d'exécution si le FPGA est entièrement reconfiguré. Pour surmonter ces problèmes, cette thèse propose une méthodologie de conception qui exploite à la fois la synthèse de haut niveau et la reconfiguration dynamique. La méthodologie proposée donne un cadre pour construire une radio flexible pour la radio logicielle à base de FPGAs et qui peut être reconfigurée pendant l'exécution. / Software defined radio (SDR) is a promising technology to tackle flexibility requirements of new generations of communication standards. It can be easily reprogrammed at a software level to implement different waveforms. When relying on a software-based technology such as microprocessors, this approach is clearly flexible and quite easy to design. However, it usually provides low computing capability and therefore low throughput performance. To tackle this issue, FPGA technology turns out to be a good alternative for implementing SDRs. Indeed, FPGAs have both high computing power and reconfiguration capacity. Thus, including FPGAs into the SDR concept may allow to support more waveforms with more strict requirements than a processor-based approach. However, main drawbacks of FPGA design are the level of the input description language that basically needs to be the hardware level, and, the reconfiguration time that may exceed run-time requirements if the complete FPGA is reconfigured. To overcome these issues, this PhD thesis proposes a design methodology that leverages both high-level synthesis tools and dynamic reconfiguration. The proposed methodology is a guideline to completely build a flexible radio for FPGA-based SDR, which can be reconfigured at run-time.

Élaboration d'une phase d'optimisation de haut niveau et de recherche d'un compromis surface-vitesse dans un compilateur de silicium SYCO. L'optimisation consiste a détecter et a fusionner les instructions qui peuvent être exécutées en parallèle

Les dernières années ont connu une grande évolution dans la technologie de fabrication des circuits intégrés. Ces derniers sont de plus en plus complexes. Ils intègrent des parties dites logicielles (processeurs + programmes) et des parties matérielles dédiées ou spécifiques de calcul ou de mémorisation. <br />De nombreuses applications dans les domaines du multimédia et des télécommunications sont apparues. Elles nécessitent l'intégration de mémoires de différents types et tailles dans ces modèles d'architectures multiprocesseurs. Dans ces applications embarquées, les performances du système sont étroitement liées à celles de la partie mémoire. Celle-ci occupe plus de 90% de la surface du système, et la consommation en énergie ainsi que les performances temporelles du système sont essentiellement dues au stockage et à l'échange de données entre les différents composants. <br />Avec cette présence croissante de la mémoire dans les systèmes monopuce, on note de nos jours l'absence d'une méthodologie systématique et optimisée pour la conception de tels systèmes avec une architecture mémoire spécifique. <br />Nous proposons dans cette thèse un flot de conception d'une architecture mémoire spécifique pour les systèmes monopuce. L'architecture mémoire est obtenue avec une méthode exacte basée sur un modèle de programmation linéaire en nombres entiers. Ce modèle permet d'obtenir une architecture mémoire distribuée partagée optimale pour l'application, minimisant le coût global des accès aux données partagées et le coût de la mémoire. On réalise ensuite automatiquement les transformations de l'architecture et du code de l'application en fonction de l'architecture mémoire choisie. Cette nouvelle spécification système (architecture + code applicatif) reste simulable.<br />La faisabilité et les performances de ce flot ont été testées sur l'application du VDSL.

Les travaux relatifs à cette thèse sont menés dans le cadre de la conception des systèmes sur puce (SoC) en considérant conjointement 2 axes de progrès : la réutilisation de blocs préconçus et la synthèse de haut niveau.<br />Le concept de composant virtuel de niveau comportemental, proposé par le LESTER, autorise une grande flexibilité et une bonne adéquation entre algorithme et architecture. Ce type de composant est spécifié sous forme algorithmique et est destiné à être synthétisé par des outils de synthèse de haut niveau. Nos travaux s'intègrent dans ce contexte et adressent plus spécifiquement la prise en considération des contraintes imposées par les applications de Traitement du Signal et de l'Image (TDSI) dans le processus de synthèse de haut niveau.<br />Comme dans tout processus devant s'exécuter en « temps réel », les indéterminismes contenus dans la spécification algorithmique (exécutions dépendantes du contexte ou des données) posent des problèmes théoriques de modélisation mais également d'exécution. Le modèle de représentation utilisé pour modéliser l'ensemble des traitements à effectuer peut restreindre les primitives algorithmiques acceptées dans la description comportementale. De son coté, l'outil de synthèse employé doit permettre la prise en compte de l'ensemble des contraintes d'intégration du concepteur et y apporter une réponse adaptée.<br />Nous adressons dans ce mémoire cette problématique en considérant plus particulièrement le modèle de spécification, le modèle architectural et les transformations qui permettent d'automatiser la synthèse de haut niveau.