Předložená dizertační práce se zabývá moderními algoritmy pro kódovaní videosekvencí, zejména algoritmem High Efficiency Video Coding, a jeho použítím v prostředí online streamování. Vzhledem k tomu, že chování koncových diváků směřuje ke sledování video obsahu kdykoli a kdekoli, způsob, jakým je obsah doručen k divákovi, se stává stejně důležitým, jakým je samotné kódování. V této práci se zaměřujeme na užití HEVC ve službách založených na HTTP adaptivním streamování, zejména ve službách využívajích DASH. Dále se zabýváme dalšími aspekty, které mají vliv na kvalitu zážitku (Quality of Experience) tak, jak jej vnímá koncový uživatel. Takovými jsou na příklad přítomnost reklamy či další systémové parametry. Abychom mohli sbírat názory uživatelů, pro naše experimenty často používáme crowdsourcing. Z tohoto důvodu je část této práce věnována samotnému crowdsourcingu a tomu, jak jej lze využít pro hodnocení kvality videa.

This diploma thesis deals with standard objective and subjective video quality assessments and with analysis of their applicability to HEVC. Also basic description of video compression standard H.265/HEVC is presented. The main focus of the thesis is a creation of the database of compressed video sequences. Important parameters and features of the reference encoder HM-12 are discussed. Selected methods of objective video quality assessments are implemented on the created database. A part of this thesis is also a suggestion of method for objective video quality assessment, application of this method and associated data collection. Final data is statistically analyzed and it’s correlation with objective tests is discussed.

Esta tese apresenta soluções para o gerenciamento e otimização de temperatura para sistemas de codificação de vídeo baseados nas características da aplicação e no conteúdo dos vídeos digitais. Diferente dos trabalhos estado-da-arte, as soluções propostas nesta tese focam em técnicas de gerenciamento de temperatura no nível da aplicação e características da aplicação codificação de vídeo e as propriedades dos vídeos digitais são explorados para desenvolver soluções termais para a codificação de vídeo com baixas perdas na qualidade de serviço das aplicações. Diversas análises são realizadas considerando a aplicação de codificação de vídeo para entender o comportamento da temperatura durante o processo de codificação para diferentes sequências de vídeo. Com base nos resultados das análises, soluções com diferentes abordagens são propostas para atenuar os efeitos da temperatura nos sistemas de codificação de vídeo. Gerenciamento de temperatura baseado nas características da aplicação para o padrão de codificação HEVC usa uma técnica de seleção de configuração em tempo de execução para manter a temperatura abaixo dos limites seguros de operação com bons resultados de qualidade de vídeo. Otimização de temperatura baseado em computação imprecisa usa aproximações baseadas em conteúdo para reduzir a temperatura de chips executando o HEVC. Um escalonador de tarefas que usa características da aplicação para guiar o escalonamento de threads focando na redução dos gradientes espaciais de temperatura que são resultantes do desbalanceamento natural de cargas entre as threads da aplicação. As soluções propostas são capazes de reduzir em até 10 ºC a temperatura do chip com perdas insignificantes na eficiência de compressão. Os resultados de qualidade objetiva (medida usando PSNR) são de 12 dBs até 20 dBs maiores quando comparados com trabalhos da literatura. Além disso, o escalonador de tarefas proposto é capaz de eliminar os gradientes espaciais de temperatura maiores que 5 ºC para arquitetura multi-cores. Como principal conclusão, esta tese demonstra que as técnicas de gerenciamento de temperatura que usam o conhecimento da aplicação de maneira conjunta com as propriedades dos vídeos digitais tem um alto potencial para melhorar os resultados de temperatura de sistemas de codificação de vídeo mantendo bons resultados de qualidade visual dos vídeos codificados. / This thesis presents application-driven temperature-aware solutions for next generation video coding systems, such as the High Efficiency Video Coding (HEVC). Different from state-of-the-art works, the proposed solutions raise the abstraction of temperature management to the application-level, where video coding characteristics and video content properties are used to leverage thermal-aware solutions for video coding with low QoS (Quality of Service) degradation. Several video coding and temperature analyses are performed to understand the behavior of temperature when encoding different video sequences. Based on the analyses results, different approaches are proposed to mitigate the temperature effects on video coding systems. Application-driven temperature management for HEVC uses run-time encoder configuration selection to keep temperature under safe operational state while providing good visual quality results. Temperature optimization using approximate computing uses content-driven approximations to reduce the on-chip temperature of HEVC encoding. Application-driven temperature-aware scheduler leverages application-specific knowledge to guide a scheduling technique targeting reducing the spatial temperature gradients that are resulted from the unbalance workload nature of multi-threaded video coding application. The proposed solutions are able to provide up to 10 °C of chip temperature reduction with negligible compression efficiency loss. Besides, when compared with previous works the resulted objective video quality (PSNR) is from 12 dB up to 20 dB higher. Moreover, the proposed scheduler eliminates spatial temperature gradients greater than 5 ºC of multi-core architectures. As conclusion, this thesis demonstrates that leveraging application-specific knowledge and video content properties has a significant potential to improve temperature profiles of video coding systems while still keeping good quality results.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2017-03-24T19:14:01Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Desenvolvimento arquitetural para a predição intraquadro do padrão HEVC de codificação de vídeos.pdf: 11703839 bytes, checksum: b4fcaf7b13849f6ab8c064bbe056ca11 (MD5) / Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2017-04-05T19:13:18Z (GMT) No. of bitstreams: 2 Desenvolvimento arquitetural para a predição intraquadro do padrão HEVC de codificação de vídeos.pdf: 11703839 bytes, checksum: b4fcaf7b13849f6ab8c064bbe056ca11 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) / Made available in DSpace on 2017-04-05T19:13:26Z (GMT). No. of bitstreams: 2 Desenvolvimento arquitetural para a predição intraquadro do padrão HEVC de codificação de vídeos.pdf: 11703839 bytes, checksum: b4fcaf7b13849f6ab8c064bbe056ca11 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2017-02-13 / Sem bolsa / A codificação de vídeo é uma área essencial atualmente devido ao crescente aumento do número de aplicações e dispositivos eletrônicos capazes de manipular vídeos digitais de alta resolução. Com o aumento da diversidade de aplicações e com o surgimento de resoluções muito grandes como UHD 4K (3840x2160 pixels) e UHD 8K (7680x4320 pixels), foi concebido o padrão HEVC, o mais recente padrão de codificação de vídeo elaborado pelos grupos ITU-T VCEG e ISO/IEC MPEG. O HEVC é capaz de atingir as mais elevadas taxas de compressão e qualidade visual dentre todos os padrões já desenvolvidos por estes grupos. Nos padrões de codificação de vídeo, a predição intraquadro é o módulo responsável por reduzir a redundância espacial entre amostras vizinhas dentro de um mesmo quadro. O padrão HEVC define diversas novas técnicas para a predição intraquadro, tornando-a muito mais eficiente e complexa. Esta dissertação apresenta o desenvolvimento arquitetural de soluções para o módulo de predição intraquadro do padrão HEVC com diferentes objetivos de taxa de processamento, qualidade de compressão, custo em área e dissipação de potência. Todas arquiteturas desenvolvidas foram descritas em VHDL e sintetizadas para tecnologia NanGate 45 nm 0,95 v. Os resultados mostram que as arquiteturas atingem seus diferentes objetivos individuais de utilização de recursos de hardware, dissipação de potência, eficiência energética, taxa de processamento e eficiência de compressão. A principal solução proposta utiliza 4952K gates e, quando operando em uma frequência de 529 MHz, é capaz de processar vídeos UHD 8K em uma taxa de 120 quadros por segundo, com uma dissipação de 363 mW de potência e com uma eficiência energética de 32,02 pJ/amostra. Quando comparadas aos trabalhos relacionados, as soluções propostas apresentam resultados satisfatórios e competitivos. / Video coding is an essential area due to the increasing number of applications and devices that are able to handle high definition digital videos. The HEVC is the most recent and most efficient video coding standard created by the ITU-T VCEG and ISO/IEC MPEG groups, and its development was motivated by the increasing diversity of services and the emergence of beyond-HD formats such as UHD 4K (3840x2160 pixels) and UHD 8K (7680x4320 pixels). The intrapicture prediction is responsible to reduce spatial redundancy between samples inside the same frame. The HEVC standard defines several new techniques, which increase the intra prediction efficiency, but also increase its complexity. This work presents the development of hardware architectures for the HEVC intra prediction, considering different targets of compression efficiency, throughput, area cost, power dissipation and energetic efficiency. All designs were described in VHDL and synthesized using the NanGate 45 nm 0.95 v cell library. The main solution uses 4952K gates and, when running at a frequency of 529 MHz, it is able to process UHD 8K videos at 120 frames per second with a power dissipation of 363 mW and an energetic efficiency of 32.02 pJ/sample. When compared to related works, the developed architectures presented very competitive results.

Submitted by Aline Batista (alinehb.ufpel@gmail.com) on 2018-04-18T14:40:46Z No. of bitstreams: 2 license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Dissertacao_Anderson_Martins.pdf: 8654389 bytes, checksum: f6e25bd57867fb8466bfe88dcf25afb3 (MD5) / Approved for entry into archive by Aline Batista (alinehb.ufpel@gmail.com) on 2018-04-19T14:42:52Z (GMT) No. of bitstreams: 2 Dissertacao_Anderson_Martins.pdf: 8654389 bytes, checksum: f6e25bd57867fb8466bfe88dcf25afb3 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) / Made available in DSpace on 2018-04-19T14:43:00Z (GMT). No. of bitstreams: 2 Dissertacao_Anderson_Martins.pdf: 8654389 bytes, checksum: f6e25bd57867fb8466bfe88dcf25afb3 (MD5) license_rdf: 0 bytes, checksum: d41d8cd98f00b204e9800998ecf8427e (MD5) Previous issue date: 2017-09-29 / Sem bolsa / Dados recentes mostram que há uma demanda crescente de aplicações de vídeo em dispositivos móveis, sendo este um grande desafio para pesquisas em arquiteturas de codificadores de vídeo de alto desempenho como o padrão HEVC. Em um sistema embarcado o consumo de energia e o desempenho estão diretamente ligados ao sistema de memória. No codificador de vídeo não é diferente, e no HEVC a etapa de estimação de movimento (ME) é conhecida por ser responsável pela maior parte do tempo de processamento e acesso à memória. Portanto, este trabalho apresenta uma exploração do espaço de projeto para definir configurações de memória cache eficientes em energia para o processo da ME e, propor uma hierarquia de memória cache configurável, considerando diferentes sequências de vídeo e configurações do codificador HEVC. A avaliação considerou o algoritmo TZ Search, amplamente utilizado, 23 sequências de vídeo com resoluções distintas e quatro Parâmetros de Quantização (QPs) sob 32 configurações de cache diferentes. Um simulador de cache foi desenvolvido e a ferramenta CACTI foi utilizada para obter parâmetros de tempo e energia. Assim, foi possível identificar configurações de cache ótimas para cada cenário, visto que não existe uma única configuração de memória cache que satisfaça todos os cenários ao mesmo tempo quando o objetivo é redução de energia. Considerando a configuração ótima de cache para cada cenário, o uso de cache pode levar a uma economia de largura de banda da memória externa de até 97,37%, que corresponde a uma redução de 25,48GB/s para 548,53MB/s em um caso. A redução de energia chega a 93,95%, o que corresponde, uma redução de energia de 5,02mJ para 0,30mJ, ao comparar diferentes configurações de cache. Estes resultados possibilitaram propor uma hierarquia de memória cache configurável para o processo de estimação de movimento que é capaz de atender eficientemente todos os cenários testados. Para a arquitetura configurável proposta foram encontradas economia de energia de até 78,09% quando as configurações ótimas são comparadas com o pior caso dentro da cache configurável (16KB-8). Já quando comparada com Level-C, foram alcançadas economia de energia de até 86,91%. Além disso, a economia de largura de banda alcançada ficou entre 90,21% e 96,84% com uma média de 94,97%. / Recent data show that there is a growing demand for video applications on mobile devices, which is a major challenge for research into high performance video encoder architectures such as the HEVC standard. In an embedded system, power consumption and performance are directly connected to the memory system. In the video encoder it is no different, and in the HEVC the motion estimation (ME) step is known to be responsible for most of the processing time and memory access. Therefore, this work presents an exploration of the design space to define energy-efficient cache memory configurations for the ME process and propose a configurable cache memory hierarchy considering different video sequences and HEVC encoder configurations. The evaluation considered the widely used TZ Search algorithm, 23 video sequences with distinct resolutions, and four Quantization Parameters (QPs) under 32 different cache configurations. A cache simulator was developed and the CACTI tool was used to obtain time and energy parameters. Thus, it was possible to identify optimal cache configurations for each scenario, since there is no single cache configuration that satisfies all scenarios at the same time when the goal is to reduce power. Considering the optimal cache configuration for each scenario, cache usage can lead to external memory bandwidth savings of up to 97.37%, which corresponds to a reduction of 25.48GB/s to 548.53MB/s in one case. The energy reduction comes to 93.95%, which corresponds to an energy reduction of 5.02mJ to 0.30mJ when comparing different cache configurations. These results have made it possible to propose a configurable cache memory hierarchy for motion estimation process that is capable of efficiently satisfying all scenarios tested. For the proposed configurable architecture, energy savings of up to 78.09% were found when the optimal configurations were compared to the worst case within the configurable cache (16KB-8). When compared to Level-C, energy savings of up to 86.91% were achieved. In addition, the external memory bandwidth savings achieved was between 90.21% and 96.84% with an average of 94.97%.

Submitted by Kamila Costa (kamilavasconceloscosta@gmail.com) on 2015-06-15T22:12:07Z No. of bitstreams: 1 Dissertacao-Wheidima C de Melo.pdf: 2703087 bytes, checksum: e6e1c33a03cbfdb7ab483f0f6f9e6dc7 (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2015-06-16T15:15:11Z (GMT) No. of bitstreams: 1 Dissertacao-Wheidima C de Melo.pdf: 2703087 bytes, checksum: e6e1c33a03cbfdb7ab483f0f6f9e6dc7 (MD5) / Approved for entry into archive by Divisão de Documentação/BC Biblioteca Central (ddbc@ufam.edu.br) on 2015-06-16T15:16:09Z (GMT) No. of bitstreams: 1 Dissertacao-Wheidima C de Melo.pdf: 2703087 bytes, checksum: e6e1c33a03cbfdb7ab483f0f6f9e6dc7 (MD5) / Made available in DSpace on 2015-06-16T15:16:09Z (GMT). No. of bitstreams: 1 Dissertacao-Wheidima C de Melo.pdf: 2703087 bytes, checksum: e6e1c33a03cbfdb7ab483f0f6f9e6dc7 (MD5) Previous issue date: 2014-06-27 / Não Informada / Traditionally, electromyographic signals are compressed to one-dimensional techniques, which are specifically developed for this purpose. However, some studies have shown that the compression of biological signals such as images, via its pre-processing and rearrangement on a two-dimensional array, can lead to good results. The present work an investigation of the compression electromyographic signals like images, three main contributions: the use of new encoders, the development of new pre-processing techniques and modification of the coding core of a specific compressor, so that existing redundancies are better exploited. With respect to the pre-processing of the signal, two new techniques are introduced: ordering a percentage difference and targeting similarity which have the potential to increase the performance of encoded pictures. Optionally for compression of electromyographic signals, propose to the high efficiency video coding encoder, which features state of the art in video compression. Furthermore, an investigation of the paradigm that uses recurrence multiscale standards, known as multidimensional multiscale parser, is also presented. In summary, the encoder adapts to working with the biological signal by replacing its prediction techniques to improve the exploitation of redundancy, the result of which is termed Bio-MMP. The experiments performed with real electromyographic signals show that the proposed techniques are effective, providing better results than the state of the art in the literature. / Tradicionalmente, sinais eletromiográficos são comprimidos com técnicas unidimensionais, que são desenvolvidas especificamente para esse fim. No entanto, alguns trabalhos têm demonstrado que a compressão de sinais biológicos como imagens, através do seu pré-processamento e rearranjo em uma matriz bidimensional, pode levar a bons resultados. O presente trabalho apresenta uma investigação sobre a compressão de sinais eletromiográficos como imagens, com três principais contribuições: a utilização de novos codificadores, o desenvolvimento de novas técnicas de pré-processamento e a modificação do núcleo de codificação de um compressor específico, de modo que as redundâncias existentes sejam melhor exploradas. No que diz respeito ao pré-processamento do sinal, duas novas técnicas são introduzidas: a ordenação por diferença percentual e a segmentação por similaridade, que apresentam o potencial de aumentar o desempenho do codificados de imagens. Como opção para compressão de sinais eletromiográficos, propõem-se o codificador high efficiency video coding, que apresenta o estado da arte em compressão de vídeo. Além disso, uma investigação do paradigma que utiliza recorrência de padrões multiescalas, conhecido como multidimensional multiscale parser, também é apresentada. Em resumo, adapta-se o codificador para trabalhar com o sinal biológico, através da substituição das suas técnicas de predição, de modo a melhorar a exploração de redundâncias, cujo resultado é denominado de MMP-Bio. Os experimentos realizado com sinais eletromiográficos reais mostram que as técnicas propostas são eficazes, proporcionando resultados superiores ao estado da arte presente na literatura.

Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-02-10T11:09:37Z No. of bitstreams: 1 BiancaSilveira.pdf: 2865763 bytes, checksum: 154f3813d9a5ded371c8750e3681ced3 (MD5) / Made available in DSpace on 2017-02-10T11:09:37Z (GMT). No. of bitstreams: 1 BiancaSilveira.pdf: 2865763 bytes, checksum: 154f3813d9a5ded371c8750e3681ced3 (MD5) Previous issue date: 2016-12-01 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior - CAPES# / #2075167498588264571# / #600 / The HEVC video compression standard is one of the newest standards. It achieves higher compression ratio compared to existing standards and doubles the compression ratio of the previous standard, the H.264/AVC (Advanced Video Coding). In video encoder, the Motion Estimation and Intra Prediction modules are present and uses intensively the follow similarity metrics for mode decision: the Sum of Absolute Differences and the Sum of Absolute Transformed Differences. The intense use of these metrics represents the major part of the computational complexity of the HEVC video encoder. The aim of this work is to explore hardware architectures for SAD and SATD similarity metrics using power consumption reduction techniques. For the SATD metric two studies were performed: the first study focuses on the architectural exploration at different levels of parallelism of the 8x8 Hadamard Transform; the second study aims at the implementation of architectures based on multiple sizes of the Hadamard Transform. As power reduction techniques, adders compressor were used in the SATD architectures. Adders compressor were also used in different recombinations of SAD metric. All architectures presented in this work were implemented in hardware description language VHDL and synthesized for ASIC in Nangate’s 45nm technology using the Cadence RTL Compiler tool. The power estimation of the architectures was obtained using real inputs extracted from the reference software of the HEVC standard. Comparative analyzes were performed between these architectures, as well as comparisons with architectures state-of-the-art. The architectures using adders/subtractors compressors compared to architectures using adder from the synthesis tool have a power reduction of 16.3 % for the sequential, 21.1 % for the semi-parallel and 26.6 % for the parallel for the SATD based on HT 8x8 and 10.07 % for SATD based on multiple sizes of HT. For the SAD architecture using 8: 2 compressor adders the power reduction was 61.8 %. / O padrão de compressão de vídeo HEVC (High Efficiency Video Coding) é um dos mais novos padrões desenvolvidos. Ele alcança taxas de compressão de vídeo maiores em relação aos outros padrões já existentes e dobra a taxa de compressão comparado ao padrão anterior, o H.264/AVC (Advanced Video Coding). No codificador de vídeo, os módulos de Estimação de Movimento e Predição Intra estão presentes e utilizam intensamente as seguintes métricas de similaridade para decisão de modo de codificação: a SAD (Sum of Absolute Differences) e a SATD (Sum of Absolute Transformed Differences). O uso intenso destas métricas representa a maior parte da complexidade computacional do codificador de vídeo HEVC. O objetivo deste trabalho é explorar arquiteturas de hardware para as métricas de similaridade SAD e SATD utilizando técnicas de redução do consumo de potência. Para a métrica SATD foram realizados dois estudos: o primeiro estudo foca na exploração arquitetural em diferentes níveis de paralelismo da Transformada Hadamard 8x8; o segundo estudo visa a implementação de arquiteturas baseadas em múltiplos tamanhos da Transformada Hadamard. Como técnicas de redução de potência, foram utilizados somadores compressores nas arquiteturas de SATD. Também foram utilizados somadores compressores em diferentes recombinações em arquitetura da métrica SAD. Todas arquiteturas apresentadas neste trabalho foram implementadas em linguagem de descrição de hardware VHDL e sintetizadas para ASIC na tecnologia 45nm da Nangate utilizando a ferramenta Cadence RTL Compiler. A estimação de potência das arquiteturas foi obtida utilizando entradas reais extraídas do software de referência do padrão HEVC. Foram realizadas análises comparativas entre estas arquiteturas, assim como comparações com arquiteturas estado-daarte. As arquiteturas utilizando somadores/subtratores compressores em comparação às arquiteturas utilizando somadores da ferramenta de síntese apresentam uma redução de potência de 16,3% para a sequencial, 21,1% para a semi-paralela e 26,6% para a paralela para SATD baseada na HT 8x8 e 10,07% para a SATD baseada em múltiplos tamanhos da HT. Para a arquitetura de SAD utilizando somadores compressores 8:2 a redução de potência foi de 61,8%.

Submitted by Cristiane Chim (cristiane.chim@ucpel.edu.br) on 2017-04-10T13:20:18Z No. of bitstreams: 1 rafael dos santos.pdf: 1289811 bytes, checksum: 54a9a86d2ea3e9ebe786970bab2db37b (MD5) / Made available in DSpace on 2017-04-10T13:20:18Z (GMT). No. of bitstreams: 1 rafael dos santos.pdf: 1289811 bytes, checksum: 54a9a86d2ea3e9ebe786970bab2db37b (MD5) Previous issue date: 2017-02-16 / Video coding is one of the rapidly expanding areas. More and more companies are investing in this area. The transmission and storage of videos in raw form is costly and often impractical, as in the case of ultra high definition videos (UHD). With this goal the video encoders and video coding standards arise, such as the HEVC, focus of this work. With the HEVC it is possible to compress a video with approximately half the number of bits that its predecessor, the H.264/AVC, maintaining practically the same quality characteristics of the original video. In this way, the development of specific integrated circuits for video processing is an important activity in the area of digital systems research, since software solutions generally do not achieve the performance and energy efficiency necessary for several applications, especially for mobile devices. Motivated by the need for low power consumption, this work applies the Hybrid coding concept, whose purpose is to divide the operands into groups of m bits, coding each group using the Gray code, and using the behavior of the binary code to propagate the carry between the groups. Thus, the number of transitions in each group can be reduced and a regular structure can be obtained, where the least significant groups of the result depend only on the least significant groups of operators, thus reducing the number of transitions between bits. The goal of this work is the implementation of hardware architectures for modules of the HEVC video coding standard using arithmetic operators of hybrid coding, aiming the low energy consumption. The study explores the feasibility of using hybrid coding in video coding, and quantifying the gain in power and energy of such operators. The work seeks to identify which HEVC modules are most suitable for the employment of such operators, aiming for greater reductions in energy consumption. Hardware architectures for the Interpolation (for fractional motion estimation), the calculation of SAD - Sum of Absolute Differences, and for Quantization, were developed. In addition, the work proposes two new hybrid adders, and their use in video coding module architectures. Results show a power reduction of the architectures using hybrid encoding arithmetic operators, when compared to the same architecture using conventional arithmetic operators, with binary coding. / A codificação de vídeo é uma das áreas que está em grande expansão. Cada vez mais empresas estão investindo nesta área. A transmissão e o armazenamento de vídeos na forma bruta é custosa e muitas vezes impraticável, como no caso de vídeos de definição ultra alta (Ultra High Definition - UHD). Com este objetivo surgiram os codificadores de vídeo e os padrões de codificação de vídeo, tal como o HEVC, foco deste trabalho. Com o HEVC é possível comprimir um vídeo com aproximadamente metade do número de bits que o seu antecessor, o H.264/AVC, mantendo praticamente as mesmas características de qualidade do vídeo original. Desta forma, o desenvolvimento de circuitos integrados específicos para processamento de vídeo é uma atividade importante na área de pesquisa de sistemas digitais, uma vez que soluções em software geralmente não atingem desempenho e eficiência energética necessários para diversas aplicações, em especial para dispositivos móveis. Motivado pela necessidade de baixo consumo energético, este trabalho aplica o conceito de codificação híbrida, que tem por finalidade dividir os operandos em grupos de m bits, codificando cada grupo, utilizando o código Gray e, ainda, utilizando o comportamento do código binário para propagar o carry entre os grupos. Assim, o número de transições em cada grupo pode ser reduzido e uma estrutura regular pode ser obtida, onde os grupos menos significativos do resultado dependem somente dos grupos menos significativos dos operadores, reduzindo assim o número de transições entre bits. A proposta deste trabalho é a implementação de arquiteturas de hardware para módulos do padrão de codificação de vídeo HEVC utilizando operadores aritméticos de codificação híbrida, visando o baixo consumo energético. O estudo explora a viabilidade do uso da codificação híbrida na codificação de vídeo, e a quantificação do ganho em potência e energia de tais operadores. O trabalho também procura identificar quais módulos do HEVC são mais adequados para o emprego de tais operadores, visando maiores reduções no consumo de energia. Foram desenvolvidas arquiteturas de hardware para os módulos de interpolação (para estimação de movimento fracionário), para o cálculo do SAD – Soma das Diferenças Absolutas e para a Quantização. Além disso, o trabalho propõe dois novos somadores híbridos e seu uso em arquiteturas de módulos de codificação de vídeo. Resultados mostram redução de potência das arquiteturas usando os operadores aritméticos de codificação híbrida, quando comparado a mesma arquitetura usando operadores aritméticos convencionais, com codificação binária.

Esta tese apresenta soluções para o gerenciamento e otimização de temperatura para sistemas de codificação de vídeo baseados nas características da aplicação e no conteúdo dos vídeos digitais. Diferente dos trabalhos estado-da-arte, as soluções propostas nesta tese focam em técnicas de gerenciamento de temperatura no nível da aplicação e características da aplicação codificação de vídeo e as propriedades dos vídeos digitais são explorados para desenvolver soluções termais para a codificação de vídeo com baixas perdas na qualidade de serviço das aplicações. Diversas análises são realizadas considerando a aplicação de codificação de vídeo para entender o comportamento da temperatura durante o processo de codificação para diferentes sequências de vídeo. Com base nos resultados das análises, soluções com diferentes abordagens são propostas para atenuar os efeitos da temperatura nos sistemas de codificação de vídeo. Gerenciamento de temperatura baseado nas características da aplicação para o padrão de codificação HEVC usa uma técnica de seleção de configuração em tempo de execução para manter a temperatura abaixo dos limites seguros de operação com bons resultados de qualidade de vídeo. Otimização de temperatura baseado em computação imprecisa usa aproximações baseadas em conteúdo para reduzir a temperatura de chips executando o HEVC. Um escalonador de tarefas que usa características da aplicação para guiar o escalonamento de threads focando na redução dos gradientes espaciais de temperatura que são resultantes do desbalanceamento natural de cargas entre as threads da aplicação. As soluções propostas são capazes de reduzir em até 10 ºC a temperatura do chip com perdas insignificantes na eficiência de compressão. Os resultados de qualidade objetiva (medida usando PSNR) são de 12 dBs até 20 dBs maiores quando comparados com trabalhos da literatura. Além disso, o escalonador de tarefas proposto é capaz de eliminar os gradientes espaciais de temperatura maiores que 5 ºC para arquitetura multi-cores. Como principal conclusão, esta tese demonstra que as técnicas de gerenciamento de temperatura que usam o conhecimento da aplicação de maneira conjunta com as propriedades dos vídeos digitais tem um alto potencial para melhorar os resultados de temperatura de sistemas de codificação de vídeo mantendo bons resultados de qualidade visual dos vídeos codificados. / This thesis presents application-driven temperature-aware solutions for next generation video coding systems, such as the High Efficiency Video Coding (HEVC). Different from state-of-the-art works, the proposed solutions raise the abstraction of temperature management to the application-level, where video coding characteristics and video content properties are used to leverage thermal-aware solutions for video coding with low QoS (Quality of Service) degradation. Several video coding and temperature analyses are performed to understand the behavior of temperature when encoding different video sequences. Based on the analyses results, different approaches are proposed to mitigate the temperature effects on video coding systems. Application-driven temperature management for HEVC uses run-time encoder configuration selection to keep temperature under safe operational state while providing good visual quality results. Temperature optimization using approximate computing uses content-driven approximations to reduce the on-chip temperature of HEVC encoding. Application-driven temperature-aware scheduler leverages application-specific knowledge to guide a scheduling technique targeting reducing the spatial temperature gradients that are resulted from the unbalance workload nature of multi-threaded video coding application. The proposed solutions are able to provide up to 10 °C of chip temperature reduction with negligible compression efficiency loss. Besides, when compared with previous works the resulted objective video quality (PSNR) is from 12 dB up to 20 dB higher. Moreover, the proposed scheduler eliminates spatial temperature gradients greater than 5 ºC of multi-core architectures. As conclusion, this thesis demonstrates that leveraging application-specific knowledge and video content properties has a significant potential to improve temperature profiles of video coding systems while still keeping good quality results.

Submitted by Emanuel Varela Cardoso (emanuel.varela@ufcg.edu.br) on 2018-05-07T19:44:09Z No. of bitstreams: 1 JEAN FELIPE FONSECA DE OLIVEIRA – TESE (PPGEE) 2016.pdf: 4299929 bytes, checksum: 553f9084b2022247c3b7599b696859c9 (MD5) / Made available in DSpace on 2018-05-07T19:44:09Z (GMT). No. of bitstreams: 1 JEAN FELIPE FONSECA DE OLIVEIRA – TESE (PPGEE) 2016.pdf: 4299929 bytes, checksum: 553f9084b2022247c3b7599b696859c9 (MD5) Previous issue date: 2018-05-07 / O padrão HEVC (High Efficiency Video Coding) é o mais recente padrão para codificação de vídeos e tem uma complexidade computacional muito maior do que seu antecessor, o padrão H.264. A grande eficiência de codificação atingida pelo codificador HEVC é obtida com um custo computacional bastante elevado. Esta tese aborda oportunidades de reduzir essa carga computacional. Dessa forma, um algoritmo de decisão prematura de divisão de uma unidade de codificação é proposto para o codificador HEVC, terminando prematuramente o processo de busca pelo melhor particionamento baseado em um modelo de classificação adaptativo, criado em tempo de execução. Esse modelo é gerado por um processo de aprendizado online baseado no algoritmo Pegasos, que é uma implementação que aplica a resolução do gradiente estocástico ao algoritmo SVM (Support Vector Machine). O método proposto foi implementado e integrado ao codificador de referência HM 16.7. Os resultados experimentais mostraram que o codificador modificado reduziu o custo computacional do processo de codificação em até 50%, em alguns casos, e aproximadamente 30% em média, com perdas de qualidade desprezíveis para os usuários. De modo geral, esse processo resulta em reduzidas perdas de qualidade, no entanto, alguns resultados mostraram pequenos ganhos em eficiência de compressão quando comparados com os resultados do codificador HM 16.7. / The most recent video coding standard, the High Efficiency Video Coding (HEVC), has a higher encoding complexity when compared with H.264/AVC, which means a higher computational cost. This thesis presents a review of the recent literature and proposes an algorithm that reduces such complexity. Therefore, a fast CU (Coding Unit) splitting algorithm is proposed for the HEVC encoder, which terminates the CU partitioning process at an early phase, based on an adaptive classification model. This model is generated by an online learning method based on the Primal Estimated sub-GrAdient SOlver for SVM (Pegasos) algorithm. The proposed method is implemented and integrated in the HEVC reference source code on its version 16.7. Experimental results show that the proposed method reduces the computational complexity of the HEVC encoder, up to 50% in some cases, with negligible losses, and shows an average computational reduction of 30%. This process results in reduced coding efficiency losses, however, some results showed a nearby 1% of BD-Rate (Bjontegaard Delta) gains in the Low Delay B configuration, without using an offline training phase.