The theme of this thesis is MBE growth of high resistivity semiconductor epi-layers and MBD growth of silicon oxide anti-reflection films. For MBE growth of high resistivity semiconductor epi-layers, In0.523Al0.477As and In0.527Al0.228Ga0.245As lattice matched to InP and grown by MBE at 400¢J has been investigated. We construct n-i-n and p-i-n structure diode models to evidence that the nonlinear I-V characteristics are an intrinsic property of 400¢J In0.523Al0.477As and In0.527Al0.228Ga0.245As, and not due to barriers to current injection at the n+ InGaAs/ high resistivity epi-layer and high resistivity epi-layer/n+ InP heterojunctions. We obtained the effective resistivities of 400¢J In0.523Al0.477As and In0.527Al0.228Ga0.245As at 7V are still more than 109 £[ cm and 107 £[ cm, respectively, in n-i-n structure. They are more than sufficient for most practical applications. For MBD growth of silicon oxide anti-reflection films, we have set up the SiO MBD system in our lab. Then we measured the index of the SiO film that we deposited in the wavelength of 1550nm is about 1.85. Finally, we coated SiO anti-reflection film on one cleaved facet of a Fabry-Perot laser. The reflectance R of the coated facet is reduced to about 1.7¡Ñ10-4 in the vicinity of £f¡×1580 nm.

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Master of Science / Department of Electrical Engineering / William B. Kuhn / Designers of mixed-signal systems must understand coupling mechanisms at the system, PC board, package and integrated circuit levels to control crosstalk, and thereby minimize degradation of system performance. This research examines coupling mechanisms in a RF-targeted high-resistivity partially-depleted Silicon-on-Insulator (SOI) IC process and applying similar coupling mitigation strategies from higher levels of design, proposes techniques to reduce coupling between sub-circuits on-chip. A series of test structures was fabricated with the goal of understanding and reducing the electric and magnetic field coupling at frequencies up to C-Band. Electric field coupling through the active-layer and substrate of the SOI wafer is compared for a variety of isolation methods including use of deep-trench surrounds, blocking channel-stopper implant, blocking metal-fill layers and using substrate contact guard-rings. Magnetic coupling is examined for on-chip inductors utilizing counter-winding techniques, using metal shields above noisy circuits, and through the relationship between separation and the coupling coefficient. Finally, coupling between bond pads employing the most effective electric field isolation strategies is examined. Lumped element circuit models are developed to show how different coupling mitigation strategies perform. Major conclusions relative to substrate coupling are 1) substrates with resistivity 1 kΩ·cm or greater act largely as a high-K insulators at sufficiently high frequency, 2) compared to capacitive coupling paths through the substrate, coupling through metal-fill has little effect and 3) the use of substrate contact guard-rings in multi-ground domain designs can result in significant coupling between domains if proper isolation strategies such as the use of deep-trench surrounds are not employed. The electric field coupling, in general, is strongly dependent on the impedance of the active-layer and frequency, with isolation exceeding 80 dB below 100 MHz and relatively high coupling values of 40 dB or more at upper S-band frequencies, depending on the geometries and mitigation strategy used. Magnetic coupling was found to be a strong function of circuit separation and the height of metal shields above the circuits. Finally, bond pads utilizing substrate contact guard-rings resulted in the highest degree of isolation and the lowest pad load capacitance of the methods tested.

abstract: High-Resistivity Silicon (HRS) substrates are important for low-loss, high-performance microwave and millimeter wave devices in high-frequency telecommunication systems. The highest resistivity of up to ~10,000 ohm.cm is Float Zone (FZ) grown Si which is produced in small quantities and moderate wafer diameter. The more common Czochralski (CZ) Si can achieve resistivities of around 1000 ohm.cm, but the wafers contain oxygen that can lead to thermal donor formation with donor concentration significantly higher (~1015 cm-3) than the dopant concentration (~1012-1013 cm-3) of such high-resistivity Si leading to resistivity changes and possible type conversion of high-resistivity p-type silicon. In this research capacitance-voltage (C-V) characterization is employed to study the donor formation and type conversion of p-type High-resistivity Silicon-On-Insulator (HRSOI) wafers and the challenges involved in C-V characterization of HRSOI wafers using a Schottky contact are highlighted. The maximum capacitance of bulk or Silicon-On-Insulator (SOI) wafers is governed by the gate/contact area. During C-V characterization of high-resistivity SOI wafers with aluminum contacts directly on the Si film (Schottky contact); it was observed that the maximum capacitance is much higher than that due to the contact area, suggesting bias spreading due to the distributed transmission line of the film resistance and the buried oxide capacitance. In addition, an "S"-shape C-V plot was observed in the accumulation region. The effects of various factors, such as: frequency, contact and substrate sizes, gate oxide, SOI film thickness, film and substrate doping, carrier lifetime, contact work-function, temperature, light, annealing temperature and radiation on the C-V characteristics of HRSOI wafers are studied. HRSOI wafers have the best crosstalk prevention capability compared to other types of wafers, which plays a major role in system-on-chip configuration to prevent coupling between high frequency digital and sensitive analog circuits. Substrate crosstalk in HRSOI and various factors affecting the crosstalk, such as: substrate resistivity, separation between devices, buried oxide (BOX) thickness, radiation, temperature, annealing, light, and device types are discussed. Also various ways to minimize substrate crosstalk are studied and a new characterization method is proposed. Owing to their very low doping concentrations and the presence of oxygen in CZ wafers, HRS wafers pose a challenge in resistivity measurement using conventional techniques such as four-point probe and Hall measurement methods. In this research the challenges in accurate resistivity measurement using four-point probe, Hall method, and C-V profile are highlighted and a novel approach to extract resistivity of HRS wafers based on Impedance Spectroscopy measurements using polymer dielectrics such as Polystyrene and Poly Methyl Methacrylate (PMMA) is proposed. / Dissertation/Thesis / Ph.D. Electrical Engineering 2012

Ce travail de thèse étudie les moyens d’étendre les zones de charge d’espace des photodiodes PN d’un imageur CMOS afin d’améliorer la collection des charges photogénérées dans le silicium, en particulier dans le proche infra-rouge. Deux possibilités sont abordées : l’augmentation de la tension de polarisation des photodiodes et la diminution du dopage du silicium. Dans un premier temps, une étude théorique articulée autour de modèles analytiques et de simulations TCAD montre les difficultés technologiques pour parvenir à une augmentation de polarisation des photodiodes, ainsi que les conséquences de l’utilisation de substrats résistifs sur les éléments de l’imageur et sur ses performances. Ces simulations permettent de définir les éléments influençant l’extension de la charge d’espace d’un pixel. Sur la base de cette étude, un imageur CMOS à pixel 3T a été développé et fabriqué sur substrat float-zone très fortement résistif afin de valider les observations théoriques. La caractérisation de ce composant confirme la dépendance de la zone dépeuplée à la conception du pixel. Elle démontre également la corrélation entre l’extension des zones dépeuplées et les performances électro-optiques. Des règles de conception sont définies permettant d’optimiser les performances tout en limitant les courants de fuite entre pixels. / This work investigates solutions to extend the space charge region in CMOS image sensors in order to enhance the photo-generatedcharge collection from near-infraredradiations. Photodiode bias increase and low doped silicon substrate are proposed for this study. A theoretical analysis based on analytical model and TCAD simulations shows technological difficulties for photodiode bias in crease and the consequences of using high-resistivity silicon substrates on the imager performances. Space charge region dependency on the pixel design is assessed through simulations. A 3T pixel CMOS image sensor was developed and fabricated on a high resistivity float-zone silicon. Sensor characterization confirms space charge region dependency on the pixel design and the correlation between its extension and electro-optical performances. Design rules are defined to optimize electro-optical performances while limiting punchthrough current in the pixels array.

Dans cette thèse, une étude approfondie sur des matériaux et des solutions pratiques est réalisée afin de répondre aux difficultés rencontrées dans la propagation des ondes à des fréquences térahertz (THz). Deux matériaux ont été identifiés comme étant prometteur: le graphène et le silicium à haute résistivité (HR-Si). Une première solution, basée sur des guides d’ondes à plaques parallèles (parallel plate waveguide-PPWG) avec des conditions de fermetures conducteur parfait (perfect electric conductor-PEC) -- graphène et graphène -- graphène a été analysée dans un premier temps. En considérant l'excitation du graphène par un champ électrique seulement, puis par un champ électromagnétique statique, les équations de Maxwell ont été résolues sous ces deux conditions et les constantes de propagations des différents modes ont été extraites. La démonstration de l'existence d'un mode propagatif hybride à l'intérieur du guide est faite dès que le graphène est excité par un champ magnétique. De plus, il est montré que l'intensité de chaque type de modes, transverse électrique (TE) ou transverse magnétique (TM), peut être ajustée suivant les champs d'excitation du graphène. Bien que le guide à plaques parallèles utilisant du graphène permette d'avoir des propriétés agiles, soit le contrôle des modes selon l'excitation du graphène, il n'en reste pas moins vrai que la faible conductivité intrinsèque au graphène conduit à un problème d'atténuation importante de l'onde. De plus, la difficulté d'obtenir des couches de graphène de taille adéquate entrave le développement de composants et de circuits fonctionnels, utilisables et à un coût raisonnable. La thèse porte ensuite sur l’étude du silicium haute résistivité pour guider des ondes aux fréquences térahertz. Tout d’abord, un guide composé d'une couche de HR-Si, de section rectangulaire dont la largeur est très grande par rapport à la hauteur, est caractérisé en utilisant un système de spectroscopie dans le domaine du temps, système permettant d'obtenir un large spectre de fréquences dans le domaine THz. Par cette caractérisation, les faibles pertes et la faible dispersion du HR-Si est démontrée. Cependant, il est aussi démontré que la géométrie du guide n'est pas optimale, conduisant à des pertes par dispersion de l'onde à l'intérieur du guide au fur et à mesure de sa propagation. Aussi, pour éviter cette dispersion, un confinement de l'onde est proposé en réduisant la largeur de la couche HR-Si pour la rendre de l'ordre de la hauteur (confinement en x et y, propagation en z) conduisant ainsi à la réalisation d'un guide d’ondes diélectrique en ruban (dielectric ribbon waveguide-DRW). Une analyse approfondie de la propagation d'une telle structure a conduit à concevoir un guide à faibles pertes d'une part, mais également à propagation monomode sur une large bande de fréquence. Une méthode de fabrication simple a été développée pour réaliser ce type de guide et un banc de mesure spécifique a été mis en place pour caractériser ce nouveau guide. Les mesures réalisées utilisent un analyseur de réseaux vectoriel (un PNA-X d'Agilent) auquel est branché deux têtes de mesure de la compagnie Virginia Diode Inc's (VDI) pour obtenir les bandes de fréquences désirées. Les sorties sont alors en guide rectangulaire standard, soit WR-8, soit WR-5 selon la plage de fréquence visée. Les résultats des mesures se comparent très bien avec les simulations réalisées avec un logiciel utilisant la méthode des éléments finis en trois dimensions (HFSS de la compagnie ANSYS) permettant d'obtenir les paramètres de la matrice de diffraction (S) mesurée par l'analyseur de réseau vectoriel. Finalement, dans le chapitre 6, un filtre passe-bande est développé comme preuve de concept pour l'utilisation du guide DRW utilisant le matériau HR-Si. Outre les faibles pertes et la propagation monomode d'un tel guide DRW, il est aussi montré dans cette thèse la facilité du processus de fabrication, le faible coût de ce procédé ainsi que la possibilité d'intégration avec d'autres composants passifs et actifs. Avec toutes ces caractéristiques très intéressantes sur différents plans, le guide DRW en HR-Si apparaît comme une solution très compétitive pour devenir un standard dans la bande de fréquence des THz.

Pour les futures applications en télécommunications 5G, des substrats à base de silicium présentant une faible perte de signal et une excellente linéarité sont nécessaires. Parmi les solutions envisagées, la technologie RF-SOI est la plus avancée. Son empilement contient une couche de Haute Résistivité (HR), riche en pièges pour les porteurs de charges, composée de silicium polycristallin (poly-Si) de haute pureté déposée sur l’oxyde natif d'un substrat HR (HR-Si). Ce système présente certaines limitations provenant essentiellement de l'interface HR-Si/SiO2 et de sa stabilité thermique, mais également de la résistivité insuffisante de la couche riche en pièges. L'objectif principal de cette thèse était d'explorer des approches innovantes pour résoudre ces difficultés tout en restant compatible avec la technologie silicium. Afin d’atteindre ces objectifs, du carbone a été ajouté dans le système au cours des différentes étapes d'élaboration: i) remplacement de la couche interfaciale de SiO2 par une couche mince de 3C-SiC et ii) ajout de carbone pendant le dépôt de poly-Si.En utilisant la technique de dépôt chimique en phase vapeur à pression atmosphérique, des couches HR de poly-Si à l'état de l'art ont été déposée sur oxyde natif avec une épaisseur pouvant aller jusqu'à quelques dizaines de µm. Les résultats ont montré que la résistivité de la couche de poly-Si n'était pas directement dépendante de la taille moyenne des grains. Le remplacement de l'oxyde interfacial par une couche mince de mono- ou de poly-SiC, ainsi que l'adaptation des conditions de croissance ont permis d'atteindre des propriétés équivalentes à l'état de l'art des couches HR de poly-Si. Cet empilement a l'avantage d'être plus stable thermiquement en évitant la dissolution de la couche interfaciale. Cependant, ces améliorations sont accompagnées d’une chute de la résistivité à l’interface attribuée à la conductivité importante du matériau SiC. Par ailleurs, les propriétés de la couche HR et sa stabilité thermique peuvent être améliorées en dopant le poly-Si avec du Carbone, si une concentration adéquate de cette impureté est utilisée. L'insertion périodique de couches minces de SiC dans le poly-Si conduit à la stabilité thermique la plus élevée et à une augmentation de la résistivité moyenne de la couche. Néanmoins, des diminutions périodiques de la résistivité sont observées à chaque insertion de SiC / For future 5G telecommunication applications, Si-based substrates with low signal loss and excellent linearity are required. Among the envisaged solutions, RF-SOI is the most advanced. Its stack contains a High Resistivity (HR) Trap-Rich (TR) layer composed of high purity polycrystalline silicon (poly-Si) deposited on thin SiO2 native oxide of a HR-Si substrate (HR-Si). Some limitations of such system come from the HR-Si/SiO2 interface and its thermal stability, while increasing the resistivity of the TR-layer is also suited. The main objective of this thesis was to explore innovative approaches for solving these difficulties while staying Si-compatible. Towards this end, carbon was added in the system at different elaboration stages by i) replacing the SiO2 interfacial layer by 3C-SiC and by ii) C-engineering of the poly-Si layer during deposition.Using Atmospheric Pressure Chemical Vapor Deposition technique, state-of-the-art poly-Si TR-layers were grown on native oxide with thickness up to few tens of µm. It was found that the resistivity of the poly-Si was not directly dependent on the average grain size. Replacing the interfacial oxide by a thin mono- or poly-SiC layer and adapting the growth process allowed reaching equivalent properties of the poly-Si with the benefit of superior thermal stability by avoiding the interfacial layer dissolution. But it is accompanied by the presence of a resistivity drop at the interface due to the conductivity of the SiC material. By doping the poly-Si with C, both the TR-layer properties and thermal stability can be improved when adequate concentration of this impurity is used. Periodic insertion of thin SiC layers inside the poly-Si led to the highest thermal stability and an increase of the layer mean resistivity while periodic resistivity reductions were observed at each SiC insertion

La miniaturisation, la fabrication et l'intégration des composants passifs RF constituent des enjeux majeurs actuels, sans oublier le critère du coût de fabrication, très important notamment pour les applications grand public. Les composants passifs tels que les inductances et les transformateurs font l'objet d'un effort de développement permanent pour accroitre leurs performances et réduire la surface occupée. Les travaux décrits dans ce manuscrit s'inscrivent dans ce contexte et visent le développement d'une nouvelle filière technologique permettant la réalisation à faible coût de composants inductifs tridimensionnels à hautes performances. Le travail présenté dans ce mémoire s'articule en quatre chapitres. Le premier chapitre dresse un état de l'art des inductances et des transformateurs intégrés en abordant les principales topologies utilisées, les technologies de fabrication et les applications. Dans le deuxième chapitre, l'étude et l'optimisation des inductances et des transformateurs solénoïdaux est abordée après avoir décrit les origines des pertes limitant les performances. Pour cela, nous avons recours à la simulation électromagnétiques 3D. Dans le troisième chapitre, un problème de caractérisation des composants inductifs à forts coefficients de surtension est soulevé. Après avoir constaté que l'environnement de mesure réduisait artificiellement les performances, quelques solutions sont proposées et vérifiées expérimentalement. Enfin, le dernier chapitre traite de la fabrication et de la caractérisation des composants mis au point. Les meilleures performances mesurées correspondent à un facteur de qualité de 61 à 5,4 GHz pour une inductance de 2,5 nH et un gain maximum disponible de -0,5 dB à -0,39 dB sur la plage 3,8 - 6,5 GHz pour un transformateur 2:2. Ces résultats placent ces composants parmi les meilleures réalisations actuelles. / The miniaturization, fabrication and integration of RF passive components are current major challenges, also taking into account the fabrication cost which is very important especially for consumer applications. Passive components such as inductors and transformers are subject to an ongoing development to improve their performance and reduce the area occupied. The work described in this manuscript is part of that context and target the development of a new technological process allowing the production of low-cost three-dimensional high-performance inductive components. The work presented in this paper is divided into four chapters. The first chapter describes the state of the art of integrated inductors and transformers by addressing the main topologies used fabrication technologies and applications. In the second chapter, the study and optimization of solenoid inductors and transformers is discussed after describing the origins of performance limiting losses. For this, we use the 3D electromagnetic simulation. In the third chapter, the problem concerning the characterization of inductive components with high Q factor is raised. After finding that the measurement environment artificially reduces performance, some solutions are proposed and experimentally verified. Finally, the last chapter discusses the fabrication and characterization of developed components. The best measured performance corresponds to a quality factor of 61 to 5.4 GHz for an inductance value of 2.5 nH and a maximum available gain of -0.5 dB to 0.39 dB over the range from 3.8 to 6.5 GHz for a 2:2 transformer. These results place these components among the best current achievements.