Ce rapport de synthèse présente l'activité de recherche conduite au LEG par<br />Jean-Christophe Crébier sur intégration monolithique autour et au sein des<br />composants de puissance. La première partie présente les grandes lignes de ce<br />thème de recherche à travers la présentation des activités de recherche passées et<br />en cours et leurs positionnements par rapport à la communauté nationale et<br />internationale, scientifique et industrielles. Deux volets traitent par en particulier<br />des thèmes : auto-alimentation des commande de grille et protection réflexe en<br />tension. L'approche système, le contexte particulier de l'intégration monolithique<br />et les forts couplages de l'activité aux procédés technologiques sont abordés en<br />détails. La seconde partie du document de synthèse présente les perspectives de<br />recherche rattachées à cette thématique. On découvre entre autres les évolutions<br />futures envisagées vis à vis des travaux actuels. En particulier, la vision globale<br />des perspectives intégration de l'environnement électronique du composant de<br />puissance est bien détaillée, depuis l'alimentation, l'amplification de l'étage de<br />commande rapprochée jusqu'aux protections et dispositifs d'interfaçages. Un<br />volet particulier aborde le thème de la conception et plus particulièrement celui<br />de la conception assistée et de la capitalisation en intégration des systèmes de<br />puissance sur silicium.

La problématique entourant la mise en oeuvre, la conception et le conditionnement de micro-capteurs au sein d'une application embarquée représente un enjeu industriel majeur, consiste en un vaste ensemble de défis techniques et touche à de nombreux champs de recherche scientifiques comme d'applications commerciales. Ce mémoire de thèse compile de manière pédagogique et détaillée la conception, la réalisation et l'évaluation expérimentale d'un capteur MEMS constitué d'un simple micro-filament destiné à la mesure, mutuellement, de la température, de la pression et de l'humidité d'une ambiance gazeuse, en utilisant un même et mutuel étage de conditionnement du signal - ce qui en tant que tel constitue une méthode d'intégration particulièrement originale qui est arbitrairement référencée comme "intégration totale". Aussi, le principe physique sous jacent à ce triplet de mesurage est la diffusion par conduction de la chaleur, produite par effet Joule dans l'élément sensible, à travers l'échantillon gazeux l'environnant. Ainsi, le principe de fonctionnement consiste en ce que, la réponse transitoire d'un tel ensemble permet d'une part de mettre en évidence, simultanément et de manière diagonalisable, à une température donnée, l'influence de la pression et de l'humidité sur la conductivité thermique et la capacité calorifique du couple sonde/échantillon. D'autre part, l'élément sensible est spécifiquement prévu pour que dans les conditions initiales du régime transitoire de l'échauffement, sa résistance électrique ne soit sensible qu'à la seule température ambiante, indépendamment des deux mesurandes.

Dans un contexte où les limites intrinsèques des matériaux classiques de l'industrie CMOS sont en passe d'être atteintes du fait de la forte miniaturisation des composants, le développement de la microélectronique requiert la définition de nouvelles solutions pour combiner sur un même substrat (le silicium) des matériaux différents aux propriétés physiques variées. Ceci devrait permettre d'intégrer sur silicium des fonctionnalités nouvelles. Parmi les matériaux d'intérêt, les oxydes fonctionnels de la famille des pérovskites offrent une large gamme de propriétés et attirent donc une attention particulière. D'autre part, la recherche se porte aussi sur les semi-conducteurs de la classe III-V et le Ge pour leurs propriétés optiques ou de transport de charges. Cependant, la grande hétérogénéité chimique et cristallographique entre ces matériaux rend leur association sur silicium par voie épitaxiale particulièrement délicate. Dans ce contexte, ce travail de thèse consiste en une étude approfondie de l'interface Ge sur SrTiO3et des mécanismes à l'origine des modes d'accommodation et de croissance du semi-conducteur sur le substrat pérovskite. Les échantillons, fabriqués par épitaxie par jets moléculaires, ont été étudiés par caractérisations in situ, au synchrotron, diffraction de rayons X en incidence rasante et spectroscopie de photoémission. Des images de microscopie électronique en transmission sont venues compléter cette étude. La combinaison de ces résultats a permis de comprendre et de décrire deux aspects spécifiques des systèmes III-V et Ge sur SrTiO3. Le mode de croissance Volmer-Weber et la compétition entre les orientations cristallines(001) et (111) du Ge sont décrits dans une première partie. La relation d'épitaxie de Ge/SrTiO3est identifiée et l'influence des énergies d'adhésion et de surface libre du semi-conducteur sur sa croissance est élucidée. Dans une deuxième partie, le mode d'accommodation du Ge est plus spécifiquement étudié. La mise en place d'un réseau de dislocations d'interface est observée expérimentalement et analysée à l'aide d'un modèle numérique. Ce travail de thèse a permis de discuter de l'interface d'un système épitaxié très hétérogène et il ouvre des perspectives intéressantes, liées aux spécificités de l'accommodation aux interfaces semi-conducteurs/oxydes, pour l'intégration monolithique de Ge et de III-V sur des substrats d'oxydes/Si.

Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.

Dans ce mémoire, nous proposons une structure IGBT symétrique en courant et en tension. Cet interrupteur monolithique et commandé par MOS devrait pouvoir remplacer la structure triac, actuellement le seul dispositif bidirectionnel monolithique commercialisé, dans des applications sur le réseau alternatif. En effet, le triac est un composant commandé en courant et nécessite une énergie de commande élevée par rapport aux structures commandées en tension. Nous avons dans un premier temps analysé les principales structures bidirectionnelles commandées en tension proposées dans la littérature afin de déterminer leurs avantages et leurs limitations. Nous avons ensuite étudié, conçu et réalisé la structure IGBT bidirectionnelle en courant et en tension. L'étude menée utilise des simulations 2D afin d'évaluer l'influence des paramètres technologiques et géométriques sur les performances en conduction et en commutation de l'IGBT bidirectionnel. Deux voies technologiques pour la réalisation du composant ont été proposées et intégrées dans la filière IGBT du LAAS. La première voie est basée sur l'utilisation de la technique de photolithographie double face et la deuxième est basée sur la technique de soudure directe Si/Si. Une analyse approfondie des deux techniques nous a permis de mettre en évidence les atouts et les limites de chaque technique. Enfin, nous avons proposé une autre structure bidirectionnelle en courant et en tension, commandée par MOS et à électrodes coplanaires. En effet, cette structure originale a toutes ses électrodes de puissance et de commande sur une seule face du substrat ce qui permet de remédier à la difficulté d'encapsulation rencontrée avec la plupart des structures bidirectionnelles proposées dans la littérature. Cette architecture originale devrait en outre faciliter, en utilisant des techniques d'interconnexion 3D, l'intégration in package du dispositif de puissance avec sa commande. Une analyse du fonctionnement de cette structure est effectu ée à l'aide de simulations 2D et des éléments de conception et de réalisation ont été donnés.

Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.

Ces travaux de thèse proposent une approche de réalisation d'intégration d'isolation galvanique optique plus performante entre la partie de commande éloignée et la partie de puissance d'un convertisseur d'énergie. Ce mémoire de thèse est composé de trois chapitres. Après une étude bibliographique et un positionnement de l'approche dans le premier chapitre, la conception de la puce de commande, les différentes fonctions développées seront vus en détail, et les résultats pratiques et les performances des réalisations effectuées seront présentés, avec plusieurs études de photodétecteurs et circuits de traitement intégrés en technologie CMOS. Dans le dernier chapitre de la thèse, un autre aspect sera abordé, en intégrant une alimentation flottante isolée générée par voie optique. Les avantages résultant de cette approche seront également discutés. Les puces de commande sont fabriquées en technologie CMOS standard C35 AMS pour les premiers prototypes et transférées en technologie CMOS SOI Xfab 018 afin de tester nos fonctions à haute température. La mise en œuvre du circuit de commande par voie optique dans un convertisseur de puissance sera réalisée afin de valider le fonctionnement de notre « gate driver ». / This works proposes an approach of optical galvanic isolation between the control parts on one side and the power transistors and their associated drivers on the other side. This thesis consists of three chapters. After a literature review and the proposition of our approach in the first chapter, the design of the control chip and the different developed functions will be seen in detail in the second chapter. The practical results and performance achievements will be presented with several integrated photodetectors and signal processing circuit in CMOS technology. In the last chapter of the thesis, an integrated optically floating power supply will be investigated. The benefits of this approach will be discussed. These fabricated chips are manufactured in standard CMOS AMS C35 technology for first prototypes and transferred in SOI Xfab 018 CMOS technology to test these functions at high temperature. The implementation of the optically control circuit in a power converter will be presented to validate the operation of our "gate driver".

La thèse porte sur l'intégration fonctionnelle autour des composants commandables bidirectionnels en courant et en tension, avec pour application, la conversion AC-AC à prélèvement sinusoïdal (PFC). La première partie du document de thèse présente la mise en oeuvre d'un gradateur AC-AC à l'aide de dispositifs intégrables. Certains bénéfices sont clairement mis en évidence à travers une analyse fonctionnelle et une validation expérimentale complètes. La seconde partie du mémoire porte sur l'intégration fonctionnelle des périphériques nécessaires à la mise en oeuvre d'un composant de puissance à structure verticale. En particulier, les conditions d'intégration, le contexte technologique et les performances électriques sont abordés et analysés. L'étude est conduite à travers un effort de modélisation conséquent, tant au niveau des composants que des interactions entre composants. Une validation expérimentale conduite au CIME-Nanotech apporte des conclusions intéressantes sur la démarche suivie.

Ce document présente les travaux de thèse ayant pour objet la recherche et développement d’une technologie co-intégrée HEMT GaN normale-on/normally-off compatible avec les matériaux et procédés technologiques de la technologie normally-on hyperfréquence. Un exposé théorique et une revue de l’état de l’art permettent d’abord d’entrevoir les différentes solutions technologiques qui s’offrent à nous, tout en affirmant et en précisant les applications visées. Différentes briques technologiques sont ensuite développées pour la fabrication de MOS-HEMTs GaN à recess de grille sur des épi-structures à barrière AlGaN ou (Ga)InAlN dédiées aux applications hyperfréquences. Nous insistons sur la possibilité d’intégrer les 2 fonctionnalités normally-off et normally-on de manière monolithique. Les échantillons ainsi réalisés sont ensuite caractérisés électriquement de manière conventionnelle, mais aussi en utilisant des techniques avancées de spectroscopie de pièges comme les paramètres S à basse fréquence et la mesure du transitoire de RON. Bien que certains phénomènes de piègeage dans l’oxyde de grille soient mis en évidence, les résultats sont très satisfaisants : des composants normally-off sont obtenus pour les 2 structures, et les performances sont au niveau de l’état de l’art mondial, avec plusieurs pistes d’amélioration en perspective. / This document reports on research and development efforts towards a normally-on/normally-off integrated GaN HEMT technology that remains compatible with the material and processing dedicated to normally-on microwave devices. Following several theoretical considerations, the state-of-the-art is presented, which gives a perspective on the available technological solutions and helps define the specifications and the targeted applications. The development and optimization of new process steps enables the fabrication of gate-recessed MOS-HEMTs on epi-structures with AlGaN or (Ga)InAlN barrier, monolithically integrable with normally-on transistors. The samples are electrically characterized by means of standard measurements and more advanced trap spectroscopy techniques such as low-frequency S-parameters or RON transient monitoring. In spite of oxide-related trapping phenomena, the results are very promising: normally-off devices are obtained for both structures, and the performances are in line with literature accounts while identified possible improvements can be explored.

La complexité des systèmes de télécommunications par fibre optique évolue rapidement de façon à offrir plus de bande passante. Comme ce fut le cas pour l’industrie de la microélectronique, l’intégration de composants photoniques avancés est requise pour la production de composants de haute qualité aux fonctions multiples. C’est dans ce contexte, que s’inscrit ce travail qui consiste à contrôler la longueur d’onde d’émission des nanostructures InAs fabriquées dans deux types matrice InP. En effet, le premier volet de ce travail consiste à étudier les îlots quantiques InAs dans une matrice d’InP massif et sera dédié principalement à l’investigation de l’impact de l’interdiffusion sélective sur les propriétés optiques de bâtonnets quantiques (BaQs) élaborées par l’épitaxie par jets moléculaires (EJM). Un prototype d’une source modulable en longueur a été achevé à base de ces hétérostructures. Un modèles théorique qui traite de l’activation et du transfert thermique des porteurs à travers les BaQs de différentes tailles, créés par l’implantation ionique contrôlée a été développé. Les acquits obtenues dans le premier thème nous ont permis d’aborder une deuxième thématique très concurrentielle liée à l’étude des structures à Nanofils (NFs) InP et des hétérostructures à nanofils InAs/InP allant des structures 1D cœur/coquilles aux structures contenant une BQ InAs par nanofil InP par EJM en mode VLS (Vapeur-Liquide-Solide) sur substrat silicium. Nous avons révélé par différentes techniques spectroscopiques (PL, excitation de PL, microPL, PLRT) des propriétés optiques très spécifiques et particulièrement intéressantes : fort rapport surface/volume impactant sur les durées de vie des porteurs photocrés, présence de différentes phases cristallines (Wurtzite et Zinc-blende) au sein d’un même nanofil en fonction des conditions de croissance. Nous avons pu réaliser des couches actives des émetteurs à base de NFs dans lesquels nous avons privilégié la formation de segments d’InAs assimilables à des boîtes quantiques avec une forte localisation spatiale des porteurs et un très fort maintient de la luminescence en fonction de la température. Les mesures de PL montrent que les segments d’InAs émettent dans la gamme 1.3-1.55 µm ce qui montre le potentiel d’applications de ce type de nanofils dans une technologie des télécommunications par fibres optiques. / La complexité des systèmes de télécommunications par fibre optique évolue rapidement de façon à offrir plus de bande passante. Comme ce fut le cas pour l’industrie de la microélectronique, l’intégration de composants photoniques avancés est requise pour la production de composants de haute qualité aux fonctions multiples. C’est dans ce contexte, que s’inscrit ce travail qui consiste à contrôler la longueur d’onde d’émission des nanostructures InAs fabriquées dans deux types matrice InP. En effet, le premier volet de ce travail consiste à étudier les îlots quantiques InAs dans une matrice d’InP massif et sera dédié principalement à l’investigation de l’impact de l’interdiffusion sélective sur les propriétés optiques de bâtonnets quantiques (BaQs) élaborées par l’épitaxie par jets moléculaires (EJM). Un prototype d’une source modulable en longueur a été achevé à base de ces hétérostructures. Un modèles théorique qui traite de l’activation et du transfert thermique des porteurs à travers les BaQs de différentes tailles, créés par l’implantation ionique contrôlée a été développé. Les acquits obtenues dans le premier thème nous ont permis d’aborder une deuxième thématique très concurrentielle liée à l’étude des structures à Nanofils (NFs) InP et des hétérostructures à nanofils InAs/InP allant des structures 1D cœur/coquilles aux structures contenant une BQ InAs par nanofil InP par EJM en mode VLS (Vapeur-Liquide-Solide) sur substrat silicium. Nous avons révélé par différentes techniques spectroscopiques (PL, excitation de PL, microPL, PLRT) des propriétés optiques très spécifiques et particulièrement intéressantes : fort rapport surface/volume impactant sur les durées de vie des porteurs photocrés, présence de différentes phases cristallines (Wurtzite et Zinc-blende) au sein d’un même nanofil en fonction des conditions de croissance. Nous avons pu réaliser des couches actives des émetteurs à base de NFs dans lesquels nous avons privilégié la formation de segments d’InAs assimilables à des boîtes quantiques avec une forte localisation spatiale des porteurs et un très fort maintient de la luminescence en fonction de la température. Les mesures de PL montrent que les segments d’InAs émettent dans la gamme 1.3-1.55 µm ce qui montre le potentiel d’applications de ce type de nanofils dans une technologie des télécommunications par fibres optiques.