Orientador: Furio Damiani / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-25T23:03:42Z (GMT). No. of bitstreams: 1 Franca_Eliane_D.pdf: 7476190 bytes, checksum: b8b340047557da332747a15c704c44bb (MD5) Previous issue date: 1999 / Resumo: O objetivo deste trabalho é o desenvolvimento de um microprocessador dedicado para a simulação de circuitos ULSI ¿ Ultra Large Scale Integration, ou seja, circuitos integrados de larga escala de integração. Ele faz parte de um arranjo de processadores proposto para um sistema de simulação por hardware, denominado ABACUS, desenvolvido no DSIF/FEEC/UNICAMP. Dentro do ABACUS este microprocessador, denominado MPH ¿ Model Processing Hardware (processador de modelos) é a célula unitária de um arranjo de microprocessadores. A arquitetura do MPH é formada pelos seguintes blocos: registros de entrada e saída, memória para armazenamento do programa de descrição do modelo ¿ UMA; memória para dados e resultados da simulação ¿ MEL; controle microprogramado e Unidade Aritmética e Lógica em ponto flutuante para 32 bits. Por apresentar uma arquitetura microprogramada, encontra aplicabilidade em outros sistemas dedicados tais como: satélite para previsão do tempo, robótica, redes neurais, hardware evolutivo, etc. O projeto foi descrito em linguagem VHSIC ¿ (Very High Speed Integrated Circuits) Hardware Description Language e simulado em ambiente Mentor Graphics / Abstract: The aim of this work is the development of a custom microprocessor to simulate ULSI ¿ Ultra Large Scale Integration circuits. It is part of an array of processors proposed as a system for circuit simulation by Hardware, named ABACUS. Inside the ABACUS, the microprocessor, named MPH ¿ Model Processing Hardware (model processor), is the basic cell of the microprocessor array. The architecture of the MPH is composed by: input and output registers, memory to store the program of description model ¿ UMA; a memory for the storage of simulation data and results ¿ MEL; microprogramed control and Arithmethic and Logic Unit in 32 bits floating point. As its architecture is microprogrammed it can be employed in other custom systems like: time prevision satellite, robotics, neural networks, evolvable hardware and so on. The design has been descibed in VHDL language ¿ VHSIC Hardware Description Language and simulated in Mentor Graphics enviroment / Doutorado / Eletronica e Comunicações / Doutor em Engenharia Elétrica

Orientadores: Jose Carlos de Oliveira , Mauro Sergio Miskulin / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T17:25:08Z (GMT). No. of bitstreams: 1 Farias_ValdeirJose_D.pdf: 12569495 bytes, checksum: a0ef17d1c92fd4b0d1bcf4943c3beec9 (MD5) Previous issue date: 1989 / Resumo: A utilizaçáo de compensadores de reativos do tipo reator controlado a tiristor (RCT) constitui nos dias atuais uma solução atrativa para eliminar ou reduzir oscilações de: tensão e fator de potência e os efeitos indesejáveis associados aos desequilíbrios de cargas. Dentro desta área, este trabalho tem como meta principal projetar e implementar um protótipo de compensador deste tipo, controlado a base de microprocessador, para compensar desequilíbrios de carga e simultaneamente corrigir o fator de potência tal que se obtenha qualquer fator de potência desejado. Além destes fatos de caráter construtivos avalia-se o desempenho do protótipo sob tensões desequilibradas e considera-se aspectos associados com a geração de harmônicos. Para tanto são: desenvolvidas novas formulações matemáticas para implementação e análise, estruturados "hardware" e "software" para o controle, executadas montagens e testes em laboratório e analisado o desempenho do compensador através de simulações computacionais e testes experimentais. Os resultados obtidos comprovam a aplicabilidade de toda a estratégia utilizada, indicando um desempenho satisfatório para o compensador em questão / Abstract: Nowadays, the use of the thyristor controlled reactor (TCR) is an atractive solution for the elimination or reduction of problems such as electrical power systems voltage flicker, low power factor and unbalanced loads. Within this area, this work has the main purpose of designing and implementing a prototype ofaTCR compensator which is controlled by microproçessor. This prototype should be able to handle both unbalanced load compensation and power facto r correction in such a manner to obtain any desired power factor. In addition to the construction itself the equipmenp performance considerations under unbalanced voltage conditions and its harmonic generation are taken into account. In order to complete these studies, this thesis follows a structure which starts by the development of a new mathematical formulation for implementation and analysis, hardware and software designs for the compensator control, execution of the assembly, experimental tests and analysis of the compensator performance by computer and laboratory testes. The final results prove that the proposed strategy is quite aplicable for both unbalances and power fator corrections and the prototype performance under several conditions is satisfactory / Doutorado / Doutor em Engenharia Elétrica

Orientador: Celio Cardoso Guimarães / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-14T17:51:21Z (GMT). No. of bitstreams: 1 Madeira_EdmundoRobertoMauro_M.pdf: 3431177 bytes, checksum: e9638950e9aff6e5717e986078e3777e (MD5) Previous issue date: 1985 / Resumo: Não informado. / Abstract: This work presents an implementation of the X-25 communication protocol, which is defined for the: CCITT Recommendation (Committee Consultative International Telegraph and Telephone),on an Intel 8088 microprocessador [201, [231 and [36]. The proposed system is based on message exchange. The microprocessor has the function of a concentrator linked to a packet switching network. It will communicate on one side with a network node and on other side with several terminals. The configuration mode between the concentrator and the network node is balanced asynchronous. As an objective, the levels 1 and 2 change through hardware and software a not very reliable point-to-point link into a reliable link. As an second objective, participants in the network exchange traffic information to avoid congestion. The level 3 executes multiplexing to change a single level 2 logical circuit into several independent logical channels. At the level 4 (transport level) some end-to-end control functions are implemented. The levels 2, 3 and 4, in addition to a Manager (Supervisor) and the X-25 line reception and transmission interrupt routines are all treated as concurrent processes. In this work, we also use a formal technique analyse to protocols in such a way as to prevent them against deadlock, unspecified receptions, nonexecutable interactions and state ambiguities as proposed by P. Zafiropulo [19]. We made an analysis of the several levels specifications. An HDLC 8273 interface is used to implement physical the link between the microprocessor and the network. The prototype developed for this thesis possesses two HDLC 8273 interfaces and 32K RAM memory. The programs executed on the 8088 are remotely loaded from the DEC-10 system of the Computing Center. In Chapter I, we describe the ISO architecture and the X-25 protocol. We specify the level 4 used for the purpose of this the sis. State diagram were produced for level 2, from the X-25 protocol specification text for level 3, extracted from the X-25 specification, and for level 4, from the specification of this thesis. In Chapter 11, we formally analyse the X-25 protocol guarantee that it is an error-free protocol. The analysis considers the state diagrams defined in Chapter 1. In Chapter III, we present a brief discussion about concurrent processing languages. where appropriate, comments on Módula 2, the chosen language for the implementation, were included. Communication and synchronization between concurrent processes using monitors and message exchange are presented. Examples. of the X-25 protocol implementation using this two models are shown [3], [81] and [16]. In Chapter IV, which is the thesis body, we treat the implementation on the 8088 microprocessor. The system is .described as a whole and analysed with respect to the following important details: data structures, process communication, non-interrupt modules, dynamic memory allocation, timers, HDLC 8273 interface, etc. In Chapter V, we describe the debugging tests made on the system in a stepwise manner and the conclusion of thesis along with several suggestions were presented in Chapter VI. The main contributions of this thesis were: - Use of formal protocol analysis in a practical implementation of the X-25 protocol. An implementation methodology using message exchange between processes representing the protocol levels and explicit process control transference using the tools implemented in Modula 2. / Mestrado / Mestre em Ciência da Computação

Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais. / This work presents the study, the definition, the electric and logic simulation, and the implementation of some blocks of a 32-bit CMOS microprocessor, with RISC architecture - the Risco. Among Risco's main characteristics it is highlighted that data, instructions and addresses are 32-bit words; the address unit is the word, allowing an access to 4-Giga words (16 GBytes); communication with memory is made through a data and address bus of 32 bits; it has 32 registers of 32 bits, including program counter, stack pointer, processor status word, and a zero constant register; it also has an instruction pipeline of three stages, fully capable of issuing one instruction at the execution peak per every machine cycle; and control flow instructions are implemnted as delayed branches. A study on computer architecture is carried out, and special attention is given to the RISC (Reduced Instruction Set Computer) and CISC (Complex...) architectures by means of making comparisons between them, showing their main characteristics and listing some important RISC machines. The VLSI architectures are also discussed, giving emphasis to their technological importance for the Risco's project. Risco's architecture is described, bringing into prominence the aims of the project and an overview of the processor. Exception handling is presented and the instruction set is analysed with regard to format, type and pipeline processing. Risco's internal organization is dealt with in detail, providing descriptions of the data path (buses, register bank, constant unit, program counter and associated incrementer, barrel shifter) and of the control part (operation of pipeline instruction, as well as decodification, control automaton, generation and validation of commands). Risco's functional simulation, through HDC, is mentioned, including modeling, test vectors, and results. Risco's implementation is also discussed giving emphasis to some critical blocks in regard to area and performance. Buses, register bank, arithmetic-logic unit, and barrel shifter are dealt with in detail because of their importance concerning the machine performance. A test-chip, containing most of the functional blocks of the data path, was made and successfully passed the functional tests. Finally, some comments are made with regard to results, main problems, and next stages in the development of Risco.

Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais. / This work presents the study, the definition, the electric and logic simulation, and the implementation of some blocks of a 32-bit CMOS microprocessor, with RISC architecture - the Risco. Among Risco's main characteristics it is highlighted that data, instructions and addresses are 32-bit words; the address unit is the word, allowing an access to 4-Giga words (16 GBytes); communication with memory is made through a data and address bus of 32 bits; it has 32 registers of 32 bits, including program counter, stack pointer, processor status word, and a zero constant register; it also has an instruction pipeline of three stages, fully capable of issuing one instruction at the execution peak per every machine cycle; and control flow instructions are implemnted as delayed branches. A study on computer architecture is carried out, and special attention is given to the RISC (Reduced Instruction Set Computer) and CISC (Complex...) architectures by means of making comparisons between them, showing their main characteristics and listing some important RISC machines. The VLSI architectures are also discussed, giving emphasis to their technological importance for the Risco's project. Risco's architecture is described, bringing into prominence the aims of the project and an overview of the processor. Exception handling is presented and the instruction set is analysed with regard to format, type and pipeline processing. Risco's internal organization is dealt with in detail, providing descriptions of the data path (buses, register bank, constant unit, program counter and associated incrementer, barrel shifter) and of the control part (operation of pipeline instruction, as well as decodification, control automaton, generation and validation of commands). Risco's functional simulation, through HDC, is mentioned, including modeling, test vectors, and results. Risco's implementation is also discussed giving emphasis to some critical blocks in regard to area and performance. Buses, register bank, arithmetic-logic unit, and barrel shifter are dealt with in detail because of their importance concerning the machine performance. A test-chip, containing most of the functional blocks of the data path, was made and successfully passed the functional tests. Finally, some comments are made with regard to results, main problems, and next stages in the development of Risco.

Este trabalho apresenta o estudo, a definição e a simulação elétrica e lógica de um microprocessador CMOS de 32 bits, com arquitetura tipo RISC - o Risco. Dentre as principais características do Risco destacam-se: dados, instruções e endereços são palavras de 32 bits; a unidade de endereçamento é a palavra, permitindo um acesso a 4 Giga palavras (16 Gbytes); a comunição com a memória é feita por um barramento multiplexado de 32 bits para dados e endereços; possui 32 registradores de 32 bits, incluídos nestes o contador de programa, o apontador de pilha, a palavra de status do processador e um registrador constante zero; possui um pipeline de instruções de 3 estágios, atingindo no pico de execução uma instrução por ciclo de máquina; e as instruções de salto têm sua execução retardada de uma instrução. A Arquitetura de Computadores é analisada, em especial as Arquiteturas RISC (Reduced Instruction Set Computer - Processador com Conjunto de Instruções Reduzido) e CISC (Complex...), mostrando suas características e comparando-as. Algumas máquinas RISC importantes são vistas e o tema de Arquiteturas VLSI e suas implicações tecnológicas no projeto também é abordado. A arquitetura do Risco é descrita dando-se ênfase aos objetivos do projeto e construindo uma visão geral do processador. O tratamento de exceções é apresentado e o conjunto de instruções é analisado quanto ao formato, aos tipos e ao processamento no pipeline. A organização interna do Risco 6 tratada em detalhes, descrevendo-se a Parte Operativa (barramentos, o banco de registradores, a unidade de tratamento da constante, o contador de programa e incrementador associado, a unidade lógico-aritmética, a unidade de deslocamento/rotação) e a Parte de Controle to funcionamento do pipeline de instrug6es, a decodificação, o autômato de controle, a geração e a validação dos comandos). A simulação funcional do Risco, feita em HDC, também é reportada, incluindo o modelamento, os vetores de testa e os resultados. A implementação do Risco é discutida enfatizando-se alguns blocos críticos quanto A Área e ao desempenho. Os barramentos e o banco de registradores, a ULA e a unidade de deslocamento/rotação são estudados em detalhes pela sua importância no desempenho da maquina. Um teste chip contendo a maior parte dos blocos funcionais da parte operativa foi construído, tendo sido aprovado nos testes funcionais. Por fim, faz-se comentários sobre os resultados obtidos, os problemas encontrados e as etapas futuras no desenvolvimento do Risco, alem de serem expostas as conclusões finais. / This work presents the study, the definition, the electric and logic simulation, and the implementation of some blocks of a 32-bit CMOS microprocessor, with RISC architecture - the Risco. Among Risco's main characteristics it is highlighted that data, instructions and addresses are 32-bit words; the address unit is the word, allowing an access to 4-Giga words (16 GBytes); communication with memory is made through a data and address bus of 32 bits; it has 32 registers of 32 bits, including program counter, stack pointer, processor status word, and a zero constant register; it also has an instruction pipeline of three stages, fully capable of issuing one instruction at the execution peak per every machine cycle; and control flow instructions are implemnted as delayed branches. A study on computer architecture is carried out, and special attention is given to the RISC (Reduced Instruction Set Computer) and CISC (Complex...) architectures by means of making comparisons between them, showing their main characteristics and listing some important RISC machines. The VLSI architectures are also discussed, giving emphasis to their technological importance for the Risco's project. Risco's architecture is described, bringing into prominence the aims of the project and an overview of the processor. Exception handling is presented and the instruction set is analysed with regard to format, type and pipeline processing. Risco's internal organization is dealt with in detail, providing descriptions of the data path (buses, register bank, constant unit, program counter and associated incrementer, barrel shifter) and of the control part (operation of pipeline instruction, as well as decodification, control automaton, generation and validation of commands). Risco's functional simulation, through HDC, is mentioned, including modeling, test vectors, and results. Risco's implementation is also discussed giving emphasis to some critical blocks in regard to area and performance. Buses, register bank, arithmetic-logic unit, and barrel shifter are dealt with in detail because of their importance concerning the machine performance. A test-chip, containing most of the functional blocks of the data path, was made and successfully passed the functional tests. Finally, some comments are made with regard to results, main problems, and next stages in the development of Risco.

Grupos de pesquisa espalhados pelo mundo vêm empregando a Tomografia por Impedância Elétrica (TIE) em aplicações médicas. Entretanto estas pesquisas vem sendo limitadas pelos sistemas de aquisição atualmente empregados, que, frequentemente, n~ao possuem a flexibilidade em termos de números de canais, capacidade de sincronismo temporal e velocidade exigidos nas pesquisas mais recentes. Para facilitar o progresso das pesquisas este trabalho propõe uma arquitetura aberta para aquisição, transferência e armazenamento de sinais. A arquitetura proposta compreende unidades de medição e processamento de sinais, chamadas Canais de Medição. Cada canal de medição é composto por três módulos, o Condicionador de Sinal, o Conversor AD e o Demodulador. Um módulo Supervisor, que essencialmente é um software de configuração e armazenamento, possibilita o controle e monitoramento destes canais através de um módulo Concentrador, que gerencia um barramento de comunicação. Estes módulos, operando em conjunto, têm desempenho equiparável às soluções existentes, porém com ganho de flexibilidade e velocidade. Manutenção e modificações da arquitetura ficam facilitadas pela estrutura modular, aspecto importante nos ambientes de pesquisa. Os dados são armazenados em banco de dados, com a velocidade de coleta compatível com estimação de 50 imagens de TIE por segundo. / Research groups around the world are using Electrical Impedance Tomography (EIT) on medical applications. However investigations are being limited by the acquisition systems, which frequently lack flexibility in terms of the number of channels, temporal synchronism, speed required by recent investigations. To facilitate research progress this work proposes an open architecture for signal acquisition, transfer and storage. The proposed architecture comprises measuring and processing units, called Measuring Channels. Each measuring channel is, in turn, are comprised by three modules, the Signal Conditioner, the AD Converter and the Demodulator. An additional module, called Supervisor, which is essencially an configuration and storage software, allows the monitoring and control of these channels through another additional module, called Concentrator, which manages a communication bus. These modules, working together, have performance equivalent to existing solutions, but with improvements on flexibility and speed. Maintenance and architectural modifications are facilitated due modular structure, important feature in research environment. The data are stored in a database, with data acquisition speed consistent with the estimation of 50 EIT images per second.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-08-31T11:15:37Z No. of bitstreams: 1 474345 - Texto Completo.pdf: 3978955 bytes, checksum: aa0f35953c5bc355cef3bfc0576e2a44 (MD5) / Made available in DSpace on 2015-08-31T11:15:38Z (GMT). No. of bitstreams: 1 474345 - Texto Completo.pdf: 3978955 bytes, checksum: aa0f35953c5bc355cef3bfc0576e2a44 (MD5) Previous issue date: 2015-06-10 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / Mechanisms for fault-tolerance in MPSoCs are mandatory to cope with defects during fabrication or faults during product lifetime. For instance, permanent faults on the interconnect network can stall or crash applications, even though the MPSoCs? network has alternative faultfree paths to a given destination. Runtime Fault Tolerance provide self-organization mechanisms to continue delivering their processing services despite defective cores due to the presence of permanent and/or transient faults throughout their lifetime. This Thesis presents a runtime layered approach to a fault-tolerant MPSoC, where each layer is responsible for solving one part of the problem. The approach is built on top of a novel small specialized network used to search fault-free paths. The first layer, named physical layer, is responsible for the fault detection and fault isolation of defective routers. The second layer, named the network layer, is responsible for replacing the original faulty path by an alternative fault-free path. A fault-tolerant routing method executes a path search mechanism and reconfigures the network to use the faulty-free path. The third layer, named transport layer, implements a fault-tolerant communication protocol that triggers the path search in the network layer when a packet does not reach its destination. The last layer, application layer, is responsible for moving tasks from the defective processing element (PE) to a healthy PE, saving the task?s internal state, and restoring it in case of fault while executing a task. Results at the network layer, show a fast path finding method. The entire process of finding alternative paths takes typically less than 2000 clock cycles or 20 microseconds. In the transport layer, different approaches were evaluated being capable of detecting a lost message and start the retransmission. The results show that the overhead to retransmit the message is 2.46X compared to the time to transmit a message without fault, being all other messages transmitted with no overhead. For the DTW, MPEG, and synthetic applications the average-case application execution overhead was 0.17%, 0.09%, and 0.42%, respectively. This represents less than 5% of the application execution overhead worst case. At the application layer, the entire fault recovery protocol executes fast, with a low execution time overhead with no faults (5.67%) and with faults (17.33% - 28.34%). / Mecanismos de toler?ncia a falhas em MPSoCs s?o obrigat?rios para enfrentar defeitos ocorridos durante a fabrica??o ou falhas durante a vida ?til do circuito integrado. Por exemplo, falhas permanentes na rede de interconex?o do MPSoC podem interromper aplica??es mesmo que a rede tenha caminhos sem falha para um determinado destino. A toler?ncia a falhas em tempo de execu??o fornece mecanismos de auto-organiza??o para continuar a oferecer servi?os de processamento apesar de n?cleos defeituosos devido ? presen?a de falhas permanentes e/ou transit?rias durante toda a vida dos chips. Esta Tese apresenta uma abordagem em camadas para um MPSoC tolerante a falhas, onde cada camada ? respons?vel por resolver uma parte do problema. O m?todo ? constru?do sobre uma nova proposta de rede especializada utilizada para procurar caminhos livre de falha. A primeira camada, denominada camada f?sica, ? respons?vel pela detec??o de falhas e isolamento das partes defeituosas da rede. A segunda camada, denominada camada de rede, ? respons?vel por substituir um caminho defeituoso por um caminho alternativo livre de falhas. Um m?todo de roteamento tolerante a falhas executa o mecanismo de busca de caminhos e reconfigura a rede para usar este caminho livre de falhas. A terceira camada, denominada camada de transporte, implementa um protocolo de comunica??o tolerante a falhas que detecta quando pacotes n?o s?o entregues ao destino, acionando o m?todo proposto na camada de rede. A ?ltima camada, camada de aplica??o, ? respons?vel por mover as tarefas do elemento de processamento (PE) defeituoso para um PE saud?vel, salvar o estado interno da tarefa, e restaur?-la em caso de falha durante a execu??o. Os resultados na camada de rede mostram um m?todo r?pido para encontrar caminhos livres de falhas. O processo de procura de caminhos alternativos leva tipicamente menos de 2000 ciclos de rel?gio (ou 20 microssegundos). Na camada de transporte, diferentes abordagens foram avaliadas para detectar uma mensagem n?o entregue e acionar a retransmiss?o. Os resultados mostram que a sobrecarga para retransmitir a mensagem ? 2,46 vezes maior quando comparado com o tempo para transmitir uma mensagem sem falha, sendo que todas outras mensagens subsequentes s?o transmitidas sem sobrecarga. Para as aplica??es DTW, MPEG e sint?tica, o caso m?dio de sobrecarga no tempo de execu??o da aplica??o ? de 0,17%, 0,09% e 0,42%, respectivamente. Isto representa menos do que 5% do tempo de execu??o de uma dada aplica??o no pior caso. Na camada de aplica??o, todo o protocolo de recupera??o de falhas executa rapidamente, com uma baixa sobrecarga no tempo de execu??o sem falhas (5,67%) e com falhas (17,33% - 28,34%).

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores. Automação. Universidade do Porto. Faculdade de Engenharia. 2010

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-23T15:38:44Z (GMT). No. of bitstreams: 1 245244.pdf: 1534807 bytes, checksum: 0e92158ddcef9daa226abebfaec97c93 (MD5) / Esta Dissertação aborda a implementação do Controle Vetorial de um Gerador de Indução Duplamente Alimentado (DFIG) com aplicação em Sistemas Eólicos de operação em Velocidade Variável. Cada etapa do processo de transferir a estratégia de controle, desenvolvida em simulação, para o microcontrolador é discutida, destacando-se sua importância como parte do projeto, eventuais problemas e as soluções encontradas. A partir do modelo da máquina de indução com as variáveis referenciadas aos eixos d e q, é mostrado que o a técnica de Controle por Orientação de Campo (FOC - Field Oriented Control) possibilita o controle independente das potências reativa e ativa. Um protótipo foi montado com um DFIG 3 kW, 380 V, 60 Hz, De onde foram extraídos resultados experimentais como resposta do sistema às variações de referências de velocidade, corrente e torque. São abordadas a conexão e desconexão do estator da máquina com a rede elétrica, com resultados experimentais comprovando a eficácia do método de sincronismo implementado para proporcionar uma conexão suave, sem causar transitórios na rede e no sistema. Os modos de operação de uma Turbina Eólica são apresentados, discutindo-se quais as situações que provocam uma mudança de um modo para outro. Por fim é discutida a implementação da modulação vetorial por largura de pulso (SVPWM - Space Vector Pulse Width Modulation), apresentando de uma maneira didática a metodologia a ser seguida para o cálculo dos períodos de chaveamento e busca do setor do vetor referência.