O avanço das tecnologias de circuitos integrados (CIs) levanta importantes questões relacionadas à confiabilidade e à robustez de sistemas eletrônicos. A diminuição da geometria dos transistores, a redução dos níveis de tensão, as menores capacitâncias e portanto menores correntes e cargas para alimentar os circuitos, além das freqüências de relógio elevadas, têm tornado os CIs mais vulneráveis a falhas, especialmente àquelas causadas por ruído elétrico ou por efeitos induzidos pela radiação. Os efeitos induzidos pela radiação conhecidos como Soft Single Event Effects (Soft SEEs) podem ser classificados em: Single Event Upsets (SEUs) diretos em nós de elementos de armazenagem que resultam em inversões de bits; e pulsos transientes Single Event Transients (SETs) em qualquer nó do circuito. Especialmente SETs em circuitos combinacionais podem se propagar até os elementos de armazenagem e podem ser capturados. Estas errôneas armazenagens podem também serem chamadas de SEUs indiretos. Falhas como SETs e SEUs podem provocar erros em operações funcionais de um CI. Os conhecidos Soft Errors (SEs) são caracterizados por valores armazenados erradamente em elementos de memória durante o uso do CI. SEs podem produzir sérias conseqüências em aplicações de CIs devido à sua natureza não permanente e não recorrente. Por essas razões, mecanismos de proteção para evitar SEs através de técnicas de tolerância a falhas, no mínimo em um nível de abstração do projeto, são atualmente fundamentais para melhorar a confiabilidade de sistemas. Neste trabalho de dissertação, uma versão tolerante a falhas de um microprocessador 8-bits de produção em massa da família M68HC11 foi projetada. A arquitetura é capaz de tolerar SETs e SEUs. Baseado nas técnicas de Redundância Modular Tripla (TMR) e Redundância no Tempo (TR), um esquema de proteção foi projetado e implementado em alto nível no microprocessador alvo usando apenas portas lógicas padrões. O esquema projetado preserva as características da arquitetura padrão de tal forma que a reusabilidade das aplicações do microprocessador é garantida. Um típico fluxo de projeto de circuitos integrados foi desenvolvido através de ferramentas de CAD comerciais. Testes funcionais e injeções de falhas através da simulação de execuções de benchmarks foram realizados como um teste de verificação do projeto. Além disto, detalhes do projeto do circuito integrado tolerante a falhas e resultados em área, performance e potência foram comparados com uma versão não protegida do microprocessador. A área do core aumentou 102,64 % para proteger o circuito alvo contra SETs e SEUs. A performance foi degrada em 12,73 % e o consumo de potência cresceu cerca de 49 % para um conjunto de benchmarks. A área resultante do chip robusto foi aproximadamente 5,707 mm². / The advance of the IC technologies raises important issues related to the reliability and robustness of electronic systems. The transistor scale by shrinking its geometry, the voltage reduction, the lesser capacitances and therefore smaller currents and charges to supply the circuits, besides the higher clock frequencies, have made the IC more vulnerable to faults, especially those faults caused by electrical noise or radiationinduced effects. The radiation-induced effects known as Soft Single Event Effects (Soft SEEs) can be classified into: direct Single Event Upsets (SEUs) at nodes of storage elements that result in bit flips; and Single Event Transient (SET) pulses at any circuit node. Especially SETs on combinational circuits might propagate itself up to the storage elements and might be captured. These erroneous storages can be also called indirect SEUs. Faults like SETs and SEUs can provoke errors in functional operations of an IC. The known Soft Errors (SEs) are characterized by values stored wrongly on memory elements during the use of the IC. They can make serious consequences in IC applications due to their non-permanent and non-recurring nature. By these reasons, protection mechanisms to avoid SEs by using fault-tolerance techniques, at least in one abstraction level of the design, are currently fundamental to improve the reliability of systems. In this dissertation work, a fault-tolerant IC version of a mass-produced 8-bit microprocessor from the M68HC11 family was designed. It is able to tolerate SETs and SEUs. Based on the Triple Modular Redundancy (TMR) and Time Redundancy (TR) fault-tolerance techniques, a protection scheme was designed and implemented at high level in the target microprocessor by using only standard logic gates. The designed scheme preserves the standard-architecture characteristics in such way that the reusability of microprocessor applications is guaranteed. A typical IC design flow was developed by means of commercial CAD tools. Functional testing and fault injection simulations through benchmark executions were performed as a design verification testing. Furthermore, fault-tolerant IC design issues and results in area, performance and power were compared with a non-protected microprocessor version. The core area increased by 102.64 % to protect the target circuit against SETs and SEUs. The performance was degraded in 12.73 % and the power consumption grew around 49 % for a set of benchmarks. The resulting area of the robust chip was approximately 5.707 mm².

Este trabalho aborda o problema de dimensionamento portas lógicas e assinalamento de Vt para otimização de potência, área e temporização em circuitos integrados modernos. O fluxo proposto é aplicado aos conjuntos de circuitos de teste dos Concursos do International Symposium on Physical Design (ISPD) de 2012 e 2013. Este fluxo também é adapatado e avaliado nos estágios pós posicionamento e roteamento global em projetos industriais de circuitos integrados, que utilizam uma ferramenta precisa de análise estática de temporização. As técnicas propostas geram as melhores soluções para todos os circuitos de teste do Concurso do ISPD 2013 (no qual foi a ferramenta vencedora), com em média 8% menos consumo de potência estática quando comparada com os outros concorrentes. Além disso, após algumas modificações nos algoritmos, nós reduzimos o consumo em mais 10% em média a pontência estáticas com relação aos resultados do concurso. O foco deste trabalho é desenvolver e aplicar um algoritmo estado-da-arte de seleção portas lógicas para melhorar ainda mais projetos industriais de alto desempenho já otimizados após as fases de posicionamento e roteamento do fluxo de projeto físico industrial. Vamos apresentar e discutir vários problemas encontrados quando da aplicação de técnicas de otimização global em projetos industriais reais que não são totalmente cobertos em publicações encontradas na literatura. Os métodos propostos geram as melhores soluções para todos os circuitos de referência no Concurso do ISPD 2013, no qual foi a solução vencedora. Considerando a aplicação industrial, as técnicas propostas reduzem a potência estática em até 18,2 %, com redução média de 10,4 %, sem qualquer degradação na qualidade de temporização do circuito. / This work addresses the gate sizing and Vt assignment problem for power, area and timing optimization in modern integrated circuits (IC). The proposed flow is applied to the Benchmark Suites of the International Symposium on Physical Design (ISPD) 2012 and 2013 Contests. It is also adapted and evaluated in the post placement and post global routing stage of an industrial IC design flow using a sign-off static timing analysis engine. The proposed techniques are able to generate the best solutions for all benchmarks in the ISPD 2013 Contest (in which we were the winning team), with on average 8% lower leakage with respect to all other contestants. Also, after some refinements in the algorithms, we reduce leakage by another 10% on average over the contest results. The focus of this work is to develop and apply a state-of-the-art cell selection algorithm to further improve already optimized high-performance industrial designs after the placement and routing stages of the industrial physical design flow. We present the basic concepts involved in the gate sizing problem and how earlier literature addresses it. Several problems found when applying global optimization techniques in real-life industrial designs, which are not fully covered in publications found in literature, are presented and discussed. Considering the industrial application, the proposed techniques reduce leakage power by up to 18.2%, with average reduction of 10.4% without any degradation in timing quality.

O avanço das tecnologias de circuitos integrados (CIs) levanta importantes questões relacionadas à confiabilidade e à robustez de sistemas eletrônicos. A diminuição da geometria dos transistores, a redução dos níveis de tensão, as menores capacitâncias e portanto menores correntes e cargas para alimentar os circuitos, além das freqüências de relógio elevadas, têm tornado os CIs mais vulneráveis a falhas, especialmente àquelas causadas por ruído elétrico ou por efeitos induzidos pela radiação. Os efeitos induzidos pela radiação conhecidos como Soft Single Event Effects (Soft SEEs) podem ser classificados em: Single Event Upsets (SEUs) diretos em nós de elementos de armazenagem que resultam em inversões de bits; e pulsos transientes Single Event Transients (SETs) em qualquer nó do circuito. Especialmente SETs em circuitos combinacionais podem se propagar até os elementos de armazenagem e podem ser capturados. Estas errôneas armazenagens podem também serem chamadas de SEUs indiretos. Falhas como SETs e SEUs podem provocar erros em operações funcionais de um CI. Os conhecidos Soft Errors (SEs) são caracterizados por valores armazenados erradamente em elementos de memória durante o uso do CI. SEs podem produzir sérias conseqüências em aplicações de CIs devido à sua natureza não permanente e não recorrente. Por essas razões, mecanismos de proteção para evitar SEs através de técnicas de tolerância a falhas, no mínimo em um nível de abstração do projeto, são atualmente fundamentais para melhorar a confiabilidade de sistemas. Neste trabalho de dissertação, uma versão tolerante a falhas de um microprocessador 8-bits de produção em massa da família M68HC11 foi projetada. A arquitetura é capaz de tolerar SETs e SEUs. Baseado nas técnicas de Redundância Modular Tripla (TMR) e Redundância no Tempo (TR), um esquema de proteção foi projetado e implementado em alto nível no microprocessador alvo usando apenas portas lógicas padrões. O esquema projetado preserva as características da arquitetura padrão de tal forma que a reusabilidade das aplicações do microprocessador é garantida. Um típico fluxo de projeto de circuitos integrados foi desenvolvido através de ferramentas de CAD comerciais. Testes funcionais e injeções de falhas através da simulação de execuções de benchmarks foram realizados como um teste de verificação do projeto. Além disto, detalhes do projeto do circuito integrado tolerante a falhas e resultados em área, performance e potência foram comparados com uma versão não protegida do microprocessador. A área do core aumentou 102,64 % para proteger o circuito alvo contra SETs e SEUs. A performance foi degrada em 12,73 % e o consumo de potência cresceu cerca de 49 % para um conjunto de benchmarks. A área resultante do chip robusto foi aproximadamente 5,707 mm². / The advance of the IC technologies raises important issues related to the reliability and robustness of electronic systems. The transistor scale by shrinking its geometry, the voltage reduction, the lesser capacitances and therefore smaller currents and charges to supply the circuits, besides the higher clock frequencies, have made the IC more vulnerable to faults, especially those faults caused by electrical noise or radiationinduced effects. The radiation-induced effects known as Soft Single Event Effects (Soft SEEs) can be classified into: direct Single Event Upsets (SEUs) at nodes of storage elements that result in bit flips; and Single Event Transient (SET) pulses at any circuit node. Especially SETs on combinational circuits might propagate itself up to the storage elements and might be captured. These erroneous storages can be also called indirect SEUs. Faults like SETs and SEUs can provoke errors in functional operations of an IC. The known Soft Errors (SEs) are characterized by values stored wrongly on memory elements during the use of the IC. They can make serious consequences in IC applications due to their non-permanent and non-recurring nature. By these reasons, protection mechanisms to avoid SEs by using fault-tolerance techniques, at least in one abstraction level of the design, are currently fundamental to improve the reliability of systems. In this dissertation work, a fault-tolerant IC version of a mass-produced 8-bit microprocessor from the M68HC11 family was designed. It is able to tolerate SETs and SEUs. Based on the Triple Modular Redundancy (TMR) and Time Redundancy (TR) fault-tolerance techniques, a protection scheme was designed and implemented at high level in the target microprocessor by using only standard logic gates. The designed scheme preserves the standard-architecture characteristics in such way that the reusability of microprocessor applications is guaranteed. A typical IC design flow was developed by means of commercial CAD tools. Functional testing and fault injection simulations through benchmark executions were performed as a design verification testing. Furthermore, fault-tolerant IC design issues and results in area, performance and power were compared with a non-protected microprocessor version. The core area increased by 102.64 % to protect the target circuit against SETs and SEUs. The performance was degraded in 12.73 % and the power consumption grew around 49 % for a set of benchmarks. The resulting area of the robust chip was approximately 5.707 mm².

Neste trabalho foi elaborado um microcontrolador 8051 tolerante à radiação, usando para isso técnicas de recomputação de instruções. A base para este trabalho foi a descrição VHDL desse microcontrolador, sendo proposto o uso de sensores de radiação, Bulk-BICS, e códigos de proteção de erros para os elementos de memória, como forma de suporte à técnica apresentada. Inicialmente serão abordados sucintamente a origem e os efeitos prejudiciais da radiação nos dispositivos eletrônicos, motivando a realização deste trabalho. Serão mostrados em detalhes os passos para implementar a técnica de recomputação, que consiste em monitorar os sensores e, ao ser detectado um pulso transiente, fazer o processador reler a última instrução e executá-la novamente, a fim de mitigar o efeito do SET (Single Event Transient). Para isso a manipulação do contador de programa (PC) e o apontador de pilha (SP) são fundamentais. Durante esse processo também deve ser garantido que nenhum dado, potencialmente corrompido, seja armazenado na memória. Contra SEUs (Single Event Upsets) é pressuposto que todos os elementos de memória do microcontrolador estão protegidos através de algum código de correção de erros, assunto já pesquisado por outros autores. Na seqüência serão apresentadas várias simulações realizadas, onde é possível ver o processo de recomputação sendo iniciado a partir da incidência de partículas geradas através de um testbench. Por fim será feita uma comparação entre o 8051 original e o protegido, mostrando dados de área, freqüência de operação e potência de cada um. / This work presents a radiation hard 8051 microcontroller, designed using instruction recomputation techniques. The basis for this work was the VHDL description of the microcontroller. To make the microcontroller radiation hard, built in radiation sensors, called Bulk-BICS, were use to protect the combinational logic blocks. Codes for error detection and correction were used to protect the memory elements. Initially, this work discusses the sources of ionizing radiation and its harmful effects on digital integrated circuits, showing the motivation for this work. Next, the details of the implemented instruction re-computation technique are shown. It consists in monitoring the radiation sensors and, if the incidence of ionizing radiation is detected, the processor reads the last instruction and executes it again, in order to mitigate the effect of a single event transient (SET). In order to implement this re-computation, the manipulation of the program counter (PC) and stack pointer (SP) is essential. During this process it must be guaranteed that any data, potentially corrupted, will not be stored in memory. Regarding radiation effects on memory elements (Single Event Upsets-SEUs), it is assumed that all memory elements of the microcontroller are protected by some error detection and correction code, a topic previously studied by other authors. Finally, several simulations will be shown, where it is possible to see the evolution of the re-computation process, from the detection of the incidence of ionizing radiation (incidence generated by a testbench) to the full re-computation of the instruction. Finally, a comparison is made between the performance of the original 8051 and the radiation hardened version, showing overheads of area, frequency of operation and power.

Orientador: Vitor Baranauskas / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-05T07:21:22Z (GMT). No. of bitstreams: 1 Iannini_RobertoFonseca_M.pdf: 1222857 bytes, checksum: 41c44a25bef2f1656de6659dff1c5734 (MD5) Previous issue date: 2005 / Resumo: O progresso da pesquisa científica depende da qualidade e da disponibilidade de instrumentos confiáveis e de alta precisão, necessários para a exploração quantitativa de novos fenômenos, possibilitando a construção de modelos mais avançados e mais sofisticados. Um dos fenômenos que tem despertado grande interesse é a emissão de elétrons da superfície de catodos frios para o vácuo, sob a ação de campos elétricos externos. Para o estudo deste fenômeno, é necessária a medida de pequenas correntes em amostras que estão sob tensões elétricas relativamente altas. Nesta tese contribuímos com o projeto e construção de um medidor de corrente capaz de operar de maneira integrada à câmara de vácuo onde são analisadas as propriedades de emissão de nanotubos ou de materiais nanoestruturados. Foram desenvolvidos integralmente o hardware, firmware e software, com vistas à integração futura com outros instrumentos de controle e análise / Abstract: The progress of scientific research depends of the quality and availability of reliable and high precision instruments, which are necessary for measurement of new phenomena, making possible the construction of advanced and sophisticated models. One phenomenon that has being studied is the field emission of electrons from cold cathodes in vacuum, under external electrical field influence. In order to perform this study, it is necessary to measure small electrical currents with the surface sample under high voltage. In this thesis, we have contributed with the project and construction of a electric current meter able to operate in a vacuum chamber environment where the field emission properties of sample materials (nanotubes or nanostructures) are analyzed. Both hardware, firmware and software were developed looking forward to future integration of the measurement and control equipments / Mestrado / Instrumentação e Controle / Mestre em Engenharia Elétrica

Orientadores: Edson Bim, Jaime Szajner / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-22T09:36:43Z (GMT). No. of bitstreams: 1 RosellValdenebro_Lino_M.pdf: 8170325 bytes, checksum: a5ca154854b80a976000f6c15933bb7a (MD5) Previous issue date: 1997 / Resumo: Neste trabalho é apresentado o estudo e a implementação digital do controle indireto por orientação do fluxo de rotor para um motor de indução trifásico gaiola de esquilo. O método de orientação está baseado na determinação indireta do vetor fluxo de rotor. O acoplamento entre as variáveis de fluxo e conjugado eletromagnético da máquina, produto da variação dos parâmetros do modelo, é analisada e soluções são propostas e implementadas utilizando técnicas da Inteligência Artificial. Para determinar o valor atual da constante de tempo do rotor é implementado um sistema de identificação usando Redes Neurais Artificias que infere o valor desta constante a partir da resposta transitória de velocidade quando o sistema é submetido a sinais de tipo degrau na corrente de conjugado. Com o objetivo de melhorar a robustez do sistema de controle o regulador PI convencional da malha de velocidade é substituído por um regulador fuzzy. O algoritmo de controle, o sistema de identificação e o regulador fuzzy de velocidade são implementados utilizando o Microcontrolador de INTEL 87C196KD que tem como sinais de entrada as correntes de estator e a velocidade mecânica do motor. Resultados experimentais e de simulação são apresentados e discutidos / Abstract: A study and the digital implementation of a rotor flux field oriented based control of a squirrel cage induction motor is presented. The flux orientation is based on the indirect determination of the rotor flux vector. The coupling between the flux and electromagnetic torque due to the parameter variation is analyzed and experimental solutions are investigated using Artificial Neural Networks (ANN) techniques. The rotor electrical time constant is obtained using an ANN identification system based on the speed response to a torque current step stator input. In order to improve the robustness of the control system, a conventional PI speed regulator is replaced by a fuzzy controller. The control algorithm, the identification system and the speed regulator are implemented on the INTEL 87C196KD microcontroller. The input signals to the microcontroller are the stator currents and the rotor speed. Experimental and digital simulation results are presented and discussed. / Mestrado / Mestre em Engenharia Elétrica

O trabalho trata do projeto e do desenvolvimento de um processador de baixo consumo de potência, de forma simplificada, explorando técnicas de microarquitetura, para atingir menor consumo de potência. É apresentada uma sequência lógica de desenvolvimento, a partir de conceitos e estruturas básicas, até chegar a estruturas mais complexas e, por fim, mostrar a microarquitetura completa do processador. Esse novo modelo de processador é comparado com estudos prévios de três processadores, sendo o primeiro modelo síncrono, o segundo assíncrono e o terceiro uma versão melhorada do primeiro modelo, que inclui minimizações de registradores e circuitos. Uma nova metodologia de criação de padring de microcontroladores, baseada em reuso de informações de projetos anteriores, é apresentada. Essa nova metodologia foi criada para a rápida prototipagem e para diminuir possíveis erros na geração do código do padring. Comparações de resultados de consumo de potência e área são apresentadas para o processador desenvolvido e resultados obtidos com a nova metodologia de geração de padring também são apresentados. Para o processador, um modelo, no qual se utilizam múltiplos barramentos para minimizar o número de ciclos de máquina por instrução, é apresentado. Também foram ressaltadas estruturas que podem ser otimizadas e circuitos que podem ser reaproveitados para diminuir a quantidade de circuito necessário na implementação. Por fim, a nova implementação é comparada com os três modelos anteriores; os ganhos obtidos de desempenho com a implementação dessas estruturas foram de 18% que, convertidos em consumo de potência, representam economia de 13% em relação ao melhor caso dos processadores comparados. A tecnologia utilizada no desenvolvimento dos processadores foi CMOS 250nm da TSMC. / This work is a development and implementation of a low power processor in a simplified way, exploring microarchitecture techniques to achieve low power consumption. A logic sequence of design flow is presented, starting from basic concepts and circuit structures incrementing these concepts and structures to achieve a complex microarchitecture of a processor. A new methodology for microcontroller padring creations based in reuse of previous project information is presented. This new methodology was developed for fast prototyping and decreases the possible error in generation of microcontroler padring code creation. This new microarchitecture is compared with three previous processors, one is an original synchronous version, the second is an asynchronous version, and the third is based on the first model with register and circuit minimizations. Results of area and power consumption are compared with this new proposed architecture. The new model uses multiple buses with access timing tuned for different internal blocks. This timing tuning decrease the number of machine cycle necessary per instruction. In addition, it presents some macro block circuit partition and circuit reuse to minimize the circuit necessary for implementation. The gain obtained in performance with these new structures was 18%, converting to power consumption, it represent a decrease in 13% in relation with the best of three processor compared. The technology used in the development of these processors was CMOS 250nm from TSMC.

Orientador: Vitor Baranauskas / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-21T02:41:28Z (GMT). No. of bitstreams: 1 Iannini_RobertoFonseca_D.pdf: 3201679 bytes, checksum: cd82a05d0dedaa3ecc2f0ca77550b58d (MD5) Previous issue date: 2012 / Resumo: Foi projetado e desenvolvido um sistema de aquisição de dados e controle para viabilizar, de forma automatizada, a caracterização de emissividade eletrônica em catodos frios, por meio da utilização da câmara de ultra alto vácuo do Departamento de Semicondutores, Instrumentação e Fotônica - DSIF, da Faculdade de Engenharia Elétrica e Computação - FEEC/Unicamp. A instrumentação desenvolvida teve como motivação: i) aumentar a confiabilidade dos procedimentos de leitura da corrente de emissão de campo em amostras de materiais nanoestruturados produzidos no laboratório; ii) garantir a reprodutibilidade dos ensaios; iii) preservar a integridade das amostras; iv) eliminar fontes de erro existentes no processo de aquisição dos dados; v) prover uma família de curvas de forma automatizada, para cada posicionamento da amostra analisada. Os principais desafios encontrados durante os trabalhos relacionaram-se com a definição da topologia do circuito de entrada, da forma da isolação galvânica, interferências e tratamento dos dados adquiridos. Após a entrada em operação da instrumentação, foram também realizados ensaios para fins de validação da instrumentação desenvolvida e dos procedimentos adotados para sua operação / Abstract: A data acquisition and control system was designed and built in order to promote, in an automated fashion, the characterization of cold cathodes in the ultra high vacuum chamber of the DSIF, at the FEEC/Unicamp. The designed instrumentation was supposed to meet the following requirements: i) Enhance the accuracy of the field emission reading procedures for the nanostructured samples made in the same laboratory; ii) Ensure better repeatability of the tests; iii) Preserve the physical integrity of the samples; iv) Eliminate sources of error in the data acquisition process; v) Allow for automated establishment of a family of curves for each point of the sample material. The main challenges during this work were related to the circuit architecture, its input topology, galvanic isolation, interferences and data management. As the instrumentation started working, we have performed a series of tests for validation purposes, including the adopted operational proceedings / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Este trabalho tem por objetivo propor, projetar e testar novas arquiteturas de circuitos visando o seu uso em projetos de microprocessadores difusos que processem as suas informações no modo analógico. Para isto duas topologias de uma máquina de inferência foram desenvolvidas e implementadas. A grande inovação obtida a partir de uma das propostas é o circuito fuzificador desenvolvido, que a partir da utilização de sinais de controle digitais é capaz de gerar funções de pertinência do tipo triangular, trapezoidal, "S" ou "Z". Nesta proposta, a partir de sinais externos de controle, tanto a inclinação, como a altura das funções geradas podem ser alteradas e, ainda, as funções podem ser deslocadas dentro do seu intervalo de existência, ou seja, dentro do seu universo de discurso. A célula principal deste circuito fuzificador foi desenvolvida baseada no princípio translinear aplicado a dispositivos CMOS. Uma segunda arquitetura de um circuito fuzificador também é apresentada e discutida. Tal arquitetura é baseada em circuitos do tipo espelho de corrente CMOS, sendo a mesma completamente modular. Nesta arquitetura, o circuito que merece mais destaque é o circuito que tem por função deslocar o sinal de corrente de entrada em intervalos pré-determinados. O mesmo foi denominado de circuito de escalonamento de correntes. Na literatura, até onde se saiba, não existe circuito com característica similar. Um módulo de inferência foi, também, desenvolvido realizando suas operação baseando-se no método proposto por Mandami, sendo que as mesmas são do tipo max e min. Todos os circuitos foram implementados em modo corrente, pois, além de necessitarem de menor área de silício, podem ser otimizados para operar em altas velocidades. Este trabalho ainda apresenta e discute uma topologia para um circuito defuzificador. As medidas realizadas nos protótipos, já na sua versão integrada, mostram que a proposta do trabalho é válida e viável, sendo que todos os valores obtidos se enquadram dentro dos parâmetros do projeto estabelecidos inicialmente. Os blocos foram implementados, por hardware analógico, usando tecnologia CMOS 0,8 mm da AMS - Austria Mikro Systeme International AG.

Sistemas embarcados estão mais complexos e são cada vez mais utilizados em contextos que exigem muitos recursos computacionais. Isso significa que o hardware embarcado pode ser composto por vários processadores, memórias, partes reconfiguráveis e ASIPs integrados em um único silício. Adicionalmente, o software embarcados pode conter muitas rotinas de programação executadas sob restrição de processamento e memória. Esse cenário estabelece uma forte dependência entre o hardware e o software embarcado. Portanto, o teste de um sistema embarcado compreende o teste do hardware e do software. Neste contexto, a reutilização de procedimentos e estruturas de teste é um caminho para se reduzir o tempo de desenvolvimento e execução dos testes. Neste trabalho é apresentado um método de teste integrado de hardware e software. Nesse método, casos de teste desenvolvidos para testar o software embarcado também são usados para testar o seu processador. Comparou-se os custos e cobertura de falhas do método proposto com técnicas de auto-teste funcional. Os resultados experimentais demonstraram que foi possível reduzir os custos de aplicação e geração do teste do sistema usando um método de teste integrado de software e hardware. / Embedded Systems are more complexity. Nowadays, they are used in context that requires computational resources. This means an embedded hardware may be compound of several processors, memories, reconfigurable parts, and ASICs integrated in a single die. Additionally, an embedded software has a lot of programming procedures, which is under processing and memory constraints. This scenario provides a stronger connection between hardware and software. Therefore, the test of an embedded system is the test of both, hardware and software. In this context, reuse of testing structures and procedures is one way to reduce the test development time and execution. This work presents an integrated test of software and software method. In this method, test cases developed to test the embedded software are also used to test its processor. We compared the costs and fault coverage of our proposed method with techniques of functional self-test. The experimental results show that it is possible to reduce the implementation and test generation costs using an integrated test of software and hardware.