This study examined the means and standard deviations for the Auditory Memory Test Battery (Burford, 1976) using a sample of normal second, third, and fourth grade children. The study also compared span and sequence scores, low and high SES scores, and an individual's test scores with teacher judgment of intelligence group. A brief examination of the AMTB as used with LD children was also performed but not included in the statistical analysis.

Linear mixed model (LMM) has the advantage of modeling the corelated data. Alzheimer’s disease (AD) is a chronic neurogenerative disease that affects the brain of the subject. No study was found to study the longitudinal effect of apolipoprotein E epsilon 4 (APOE4) genotype on the logical memory test total score in AD. A longitudinal data of 844 with AD, 2167 with cognitive normal (CN), and 4472 with mild cognitive impairment (MCI) participants who underwent logical memory examination test in the Alzheimer's Disease Neuroimaging Initiative (ADNI) were investigated. Episodic memory of the study participants was monitored based on a short story told to the participants and then participants asked to recall what was told. The multivariate LMM was used to determine the longitudinal changes in the logical memory test total score adjusting for age and sex. The Akaike information criterion (AIC) statistic and the Bayesian information criterion (BIC) statistic were used to select the best covariance structure. The repeated measures longitudinal analysis was performed using PROC MIXED in SAS 9.4. Both AIC and BIC statistics favor the unstructured correlated structure (UN). Using a UN model in the LMM, the APOE gene was is significantly associated with logical memory test total score (pUN covariance structure is the best. This study provided the first evidence of the effect of APOE4 genotype on the logical memory related to AD.

The Word Memory Test (WMT) is a popular effort test that requires participants to memorize lists of paired words and repeat them back in a variety of different memory tasks. Four brain injured patients participated in two trials of the delayed recall (DR) portion of the WMT while undergoing fMRI scanning. In the first trial subjects put forth full effort, and during the second trial subjects were instructed to simulate increased memory impairment in order to represent poor effort. fMRI activation from both trials were compared in order to contrast full and simulated poor effort activation patterns during the WMT. Raw scores from full effort and simulated poor effort trials were compared to a control group to test the hypothesis that a brain injured population will score lower than a healthy population on the WMT while putting forth full effort. Raw score results showed lower WMT scores for TBI group. fMRI results showed larger between-group differences than between-condition differences, suggesting that the WMT is sensitive to TBI.

In this thesis, we study the unit root tests which includes the ADF, PP and KPSS tests, the long memory tests such as the R/S and GPH tests, and the applications of these methods in high frequency financial data analysis. The software SPLUS was adopted to analyze data and correction of the SPLUS program in unit tests are also proposed. To apply these two test methods in high frequency data, we quoted the library, HFlibrary designed by Yan and Zivot in 2003 for preliminary data analysis and propose a new library HFanalysis, which can be used in correcting high frequency data (excluding N.A. value, sorting transactions and retrieve a certain time of transactions), obtaining equi-distanced time intervals and testing for unit root and long memory properties. In additions, we apply this proposed library to simulate the power of traditional unit root methods such as the ADF test and long memory test method such as the R/S and to perform an empirical study. Finally, we explore the power of the ADF for testing data simulated from a threshold unit root model and simulate the percentiles of the null distribution of the following threshold unit root tests: WALD, LM, LR and W£f.

Dispositivos integrados de sistemas-em-chip (SoC), especialmente aqueles dedicados às aplicações multimídia, processam grandes quantidades de dados armazenados em memórias. O desempenho das portas de memória afeta diretamente no desempenho do sistema. A melhor utilização do espaço de armazenamento de dados e a redução do custo e do consumo de potência dos sistemas eletrônicos encorajam o desenvolvimento de arquiteturas eficientes para controladores de memória. Essa melhoria deve ser alcançada tanto para interfaces com memórias internas quanto externas ao chip. Em sistemas de processamento de vídeo, por exemplo, memórias de grande capacidade são necessárias para armazenar vários quadros de imagem enquanto que os algoritmos de compressão fazem a busca por redundâncias. No caso de sistemas implementados em tecnologia FPGA é possível utilizar os blocos de memória disponíveis internamente ao FPGA, os quais são limitados a poucos mega-bytes de dados. Para aumentar a capacidade de armazenamento de dados é necessário usar elementos de memória externa e um núcleo de propriedade intelectual (IP) de controlador de memória é necessário. Contudo, seu desenvolvimento é uma tarefa muito complexa e nem sempre é possível utilizar uma solução "sob demanda". O uso de FPGAs para prototipar sistemas permite ao desenvolvedor integrar módulos rapidamente. Nesse caso, a verificação do projeto é uma questão importante a ser considerada no desenvolvimento de um sistema complexo. Controladores de memória de alta velocidade são extremamente sensíveis aos atrasos de propagação da lógica e do roteamento. A síntese a partir de uma descrição em linguagem de hardware (HDL) necessita da verificação de sua compatibilidade com as especificações de temporização pré-determinadas. Como solução para esse problema, é apresentado nesse trabalho um IP do controlador de memória DDR SDRAM com função de BIST (Built-In Self-Test) integrada, onde o teste de memória é utilizado para verificar o funcionamento correto do controlador. / Many integrated Systems-on-Chip (SoC) devices, specially those dedicated to multimedia applications, process large amounts of data stored on memories. The performance of the memories ports directly affects the performance of the system. Optimization of the usage of data storage and reduction of cost and power consumption of the electronic systems encourage the development of efficient architectures for memory controllers. This improvement must be reached either for embedded or external memories. In systems for video processing, for example, large memory arrays are needed to store several video frames while compression algorithms search for redundancies. In the case of FPGA system implementation, it is possible to use memory blocks available inside FPGA, but for only a few megabytes of data. To increase data storage capacity it is necessary to use external memory devices and a memory controller intellectual property (IP) core is required. Nevertheless, its development is a very complex task and it is not always possible to have a custom solution. Using FPGA for system prototyping allows the developer to perform rapid integration of modules to exercise a hardware version. In this case, test is an important issue to be considered in a complex system design. High speed memory controllers are very sensitive to gate and routing delays and the synthesis from a hardware description language (HDL) needs to be verified to comply with predefined timing specifications. To overcome these problems, a DDR SDRAM controller IP was developed which integrate the BIST (Built-In Self-Test) function, where the memory test is used to check the correct functioning of the DDR controller.

Dispositivos integrados de sistemas-em-chip (SoC), especialmente aqueles dedicados às aplicações multimídia, processam grandes quantidades de dados armazenados em memórias. O desempenho das portas de memória afeta diretamente no desempenho do sistema. A melhor utilização do espaço de armazenamento de dados e a redução do custo e do consumo de potência dos sistemas eletrônicos encorajam o desenvolvimento de arquiteturas eficientes para controladores de memória. Essa melhoria deve ser alcançada tanto para interfaces com memórias internas quanto externas ao chip. Em sistemas de processamento de vídeo, por exemplo, memórias de grande capacidade são necessárias para armazenar vários quadros de imagem enquanto que os algoritmos de compressão fazem a busca por redundâncias. No caso de sistemas implementados em tecnologia FPGA é possível utilizar os blocos de memória disponíveis internamente ao FPGA, os quais são limitados a poucos mega-bytes de dados. Para aumentar a capacidade de armazenamento de dados é necessário usar elementos de memória externa e um núcleo de propriedade intelectual (IP) de controlador de memória é necessário. Contudo, seu desenvolvimento é uma tarefa muito complexa e nem sempre é possível utilizar uma solução "sob demanda". O uso de FPGAs para prototipar sistemas permite ao desenvolvedor integrar módulos rapidamente. Nesse caso, a verificação do projeto é uma questão importante a ser considerada no desenvolvimento de um sistema complexo. Controladores de memória de alta velocidade são extremamente sensíveis aos atrasos de propagação da lógica e do roteamento. A síntese a partir de uma descrição em linguagem de hardware (HDL) necessita da verificação de sua compatibilidade com as especificações de temporização pré-determinadas. Como solução para esse problema, é apresentado nesse trabalho um IP do controlador de memória DDR SDRAM com função de BIST (Built-In Self-Test) integrada, onde o teste de memória é utilizado para verificar o funcionamento correto do controlador. / Many integrated Systems-on-Chip (SoC) devices, specially those dedicated to multimedia applications, process large amounts of data stored on memories. The performance of the memories ports directly affects the performance of the system. Optimization of the usage of data storage and reduction of cost and power consumption of the electronic systems encourage the development of efficient architectures for memory controllers. This improvement must be reached either for embedded or external memories. In systems for video processing, for example, large memory arrays are needed to store several video frames while compression algorithms search for redundancies. In the case of FPGA system implementation, it is possible to use memory blocks available inside FPGA, but for only a few megabytes of data. To increase data storage capacity it is necessary to use external memory devices and a memory controller intellectual property (IP) core is required. Nevertheless, its development is a very complex task and it is not always possible to have a custom solution. Using FPGA for system prototyping allows the developer to perform rapid integration of modules to exercise a hardware version. In this case, test is an important issue to be considered in a complex system design. High speed memory controllers are very sensitive to gate and routing delays and the synthesis from a hardware description language (HDL) needs to be verified to comply with predefined timing specifications. To overcome these problems, a DDR SDRAM controller IP was developed which integrate the BIST (Built-In Self-Test) function, where the memory test is used to check the correct functioning of the DDR controller.

Dispositivos integrados de sistemas-em-chip (SoC), especialmente aqueles dedicados às aplicações multimídia, processam grandes quantidades de dados armazenados em memórias. O desempenho das portas de memória afeta diretamente no desempenho do sistema. A melhor utilização do espaço de armazenamento de dados e a redução do custo e do consumo de potência dos sistemas eletrônicos encorajam o desenvolvimento de arquiteturas eficientes para controladores de memória. Essa melhoria deve ser alcançada tanto para interfaces com memórias internas quanto externas ao chip. Em sistemas de processamento de vídeo, por exemplo, memórias de grande capacidade são necessárias para armazenar vários quadros de imagem enquanto que os algoritmos de compressão fazem a busca por redundâncias. No caso de sistemas implementados em tecnologia FPGA é possível utilizar os blocos de memória disponíveis internamente ao FPGA, os quais são limitados a poucos mega-bytes de dados. Para aumentar a capacidade de armazenamento de dados é necessário usar elementos de memória externa e um núcleo de propriedade intelectual (IP) de controlador de memória é necessário. Contudo, seu desenvolvimento é uma tarefa muito complexa e nem sempre é possível utilizar uma solução "sob demanda". O uso de FPGAs para prototipar sistemas permite ao desenvolvedor integrar módulos rapidamente. Nesse caso, a verificação do projeto é uma questão importante a ser considerada no desenvolvimento de um sistema complexo. Controladores de memória de alta velocidade são extremamente sensíveis aos atrasos de propagação da lógica e do roteamento. A síntese a partir de uma descrição em linguagem de hardware (HDL) necessita da verificação de sua compatibilidade com as especificações de temporização pré-determinadas. Como solução para esse problema, é apresentado nesse trabalho um IP do controlador de memória DDR SDRAM com função de BIST (Built-In Self-Test) integrada, onde o teste de memória é utilizado para verificar o funcionamento correto do controlador. / Many integrated Systems-on-Chip (SoC) devices, specially those dedicated to multimedia applications, process large amounts of data stored on memories. The performance of the memories ports directly affects the performance of the system. Optimization of the usage of data storage and reduction of cost and power consumption of the electronic systems encourage the development of efficient architectures for memory controllers. This improvement must be reached either for embedded or external memories. In systems for video processing, for example, large memory arrays are needed to store several video frames while compression algorithms search for redundancies. In the case of FPGA system implementation, it is possible to use memory blocks available inside FPGA, but for only a few megabytes of data. To increase data storage capacity it is necessary to use external memory devices and a memory controller intellectual property (IP) core is required. Nevertheless, its development is a very complex task and it is not always possible to have a custom solution. Using FPGA for system prototyping allows the developer to perform rapid integration of modules to exercise a hardware version. In this case, test is an important issue to be considered in a complex system design. High speed memory controllers are very sensitive to gate and routing delays and the synthesis from a hardware description language (HDL) needs to be verified to comply with predefined timing specifications. To overcome these problems, a DDR SDRAM controller IP was developed which integrate the BIST (Built-In Self-Test) function, where the memory test is used to check the correct functioning of the DDR controller.

The purpose of this study was to collect normative data on the auditory memory performance of three- and four-year old children as measured by the Auditory Memory Test Package (AMTP). Specifically, this investigation sought to answer one question: is the AMTP sensitive to age differences when administered to young children ages 3.0-4.11?

Submitted by JOSIANE SANTOS DE OLIVEIRA (josianeso) on 2017-10-25T13:48:51Z No. of bitstreams: 1 Samuel Lessinger_.pdf: 3503378 bytes, checksum: 92c0e6ccfb6dfb145bc9a84b3ce1ceed (MD5) / Made available in DSpace on 2017-10-25T13:48:52Z (GMT). No. of bitstreams: 1 Samuel Lessinger_.pdf: 3503378 bytes, checksum: 92c0e6ccfb6dfb145bc9a84b3ce1ceed (MD5) Previous issue date: 2017-09-21 / PADIS - Programa de apoio ao desenvolvimento tecnológico da indústria de semicondutores / O presente trabalho consiste em uma proposta de uma plataforma reconfigurável para testes de módulos de memória SDRAM DDR3. Testadores de módulos de memória consistem em sistemas de arquiteturas fechadas, nos quais o usuário possui pouca flexibilidade em sua utilização, transporte e são na maioria das vezes sistemas volumosos próprios para uso em bancadas. Neste cenário, uma plataforma portátil de baixo custo, que possibilite ao usuário descrever os algoritmos de teste torna-se interessante. A plataforma desenvolvida utiliza de Field Programmable Gate Arrays (FPGA) o que proporciona a característica de reconfiguração. Neste projeto foi proposta e validada uma estratégia de injeção de falhas do tipo Stuck-At-Zero, aliado a um sistema automático para coleta de vetores de teste e para a síntese em diferentes frequências de acesso aos módulos de memória. A etapa de validação do protótipo desenvolvido possibilitou reportar a captura de 131.751 falhas, graças ao framework criado para acompanhar a tarefa de injeção de falhas. / This work consists on a proposal of a DDR3 SDRAM memory module reconfigurable test platform. Memory module testers are usually closed architecture systems, in which the user has little flexibility in their use. In this scenario, a low-cost portable platform, which enables the user to describe his own test algorithm becomes interesting. This work explores the use of Field Programmable Gate Arrays (FPGAs) in order to construct a fully reconfigurable testing platform. In this work a Stuck-At-Zero fault injection strategy was proposed and validated. Results report the success in executing fault detection algorithms as well as the software framework developed for the fault injection campaign.

Student Number : 9000358J - MA research report - School of Human and Community Development - Psychology - Faculty of Humanities / Memory is a collection of systems in the brain that work in conjunction with other systems and modalities to effect encoding, storage, retrieval, and learning of information. It also plays a part in the executive and other higher order functions (Banich, 1997). Patients who suffered a traumatic brain injury frequently have impaired memory functioning and a host of consequential problems as well. Rehabilitation of TBI patients is focused primarily on helping TBI patients to cope with and compensate for their disabilities (Hart, Whyte, Polansky, Millis, Hammond, Sherer, Bushnik, Hanks & Kreutzer, 2003) and one of the most important aspects of rehabilitation is memory (Quemada, Cespedes, Ezkerra, Ballesteros, Ibarra & Urruticoechea, 2003). In this study a commercially available memory enhancement program (Mega Memory® System) was used in an intervention with ten male TBI sufferers to evaluate its effectiveness in rehabilitation of memory. Subjects were assessed before and after the intervention on the Rivermead Behavioural Memory Tests and the Benton Visual Retention Test. Group results on Rivermead did not show any significant improvement of memory functioning, but the Number Correct scores on the Benton did. All subjects showed improvement on different aspects of memory functioning, especially in the domains of memory for everyday events, verbal, figurative, and spatial memory immediately following administration of the program. Overall the changes in memory functioning was not significant.