Avec les préoccupations actuelles de protection de l'environnement et des personnes, le développement des capteurs de gaz à base d'oxyde métallique connait un essor grandissant. Force est de constater que les capteurs commercialisés aujourd'hui présentent des performances mitigées avec une température de fonctionnement limitée à 450°C. Malgré une sensibilité intéressante avec des seuils de détection autour de quelques ppm, ils présentent une faible sélectivité et de grandes instabilités; ce qui limite leur utilisation à de simples détecteurs. Ces imperfections sont d'ailleurs le moteur de nombreux travaux de recherche notamment sur le développement de nouveaux matériaux de détection mais aussi de nouveaux transducteurs. Le but de cette thèse est de prouver qu'il est possible de bien améliorer les performances de ces capteurs à oxydes métalliques notamment sur les aspects consommation, stabilité mécanique et électrothermique. Pour cela notre travail a consisté dans un premier temps à redéfinir un nouveau design puis à optimiser les procédés technologiques pour réaliser des plateformes chauffantes "haute-température". Nous avons réussi à développer une structure capable de fonctionner jusqu'à 600°C avec une puissance convenable (<80mW) et une remarquable stabilité mécanique et électrique. Ensuite nous avons travaillé sur l'optimisation du procédé jet d'encre comme nouvelle technique d'intégration de couche sensible beaucoup plus robuste et reproductible que les techniques de dépôt actuelles. Les premiers essais ont été effectués avec du ZnO nanoparticulaire et ont montré des résultats prometteurs notamment pour l'intégration de différents matériaux d'un futur multicapteur.

Les récents développements dans l'analyse chimique et biochimique, grâce à la technologie des ChemFETs, ont permis de proposer un large champ d'application. Ces composants ont besoin néanmoins d'être développés pour des applications médicales et agroalimentaires comme la transduction, l'intégration de couches sensibles et l'intégration de l'électrode de référence. Au cours de cette thèse, une étude sur l'intégration d'une microélectrode de référence a été réalisée pour permettre de concevoir une puce ChemFET tout intégrée, avec les techniques de la microélectronique. Cette microélectrode doit imposer un potentiel stable au milieu d'analyse, ayant une faible dérive temporelle, et une longue durée de vie. Ainsi, nos travaux ont conduit au développement d'un nouveau procédé de fabrication de puce pH-ChemFET. Ces nouvelles structures ont été réalisées au sein de la centrale du LAAS- CNRS et validées par leurs caractérisations. La compréhension des phénomènes interagissants, la prévision du fonctionnement, l'influence de l'environnement passent par la modélisation et la simulation. Les modèles existant des pH-ChemFET sont nombreux et robustes. Cependant, concernant les détecteurs enzymatiques EnFETs, il n'existe pas de modèle intégrant tous les phénomènes physico-chimiques. Ainsi, nous avons développé un modèle intégrant la diffusion, la cinétique enzymatique, les équations acido-basiques, le flux, la réponse potentiometrique. Ce modèle a permis la compréhension des mécanismes physiques et d'étudier l'impact des différentes grandeurs influentes. A partir de ce modèle adaptable aux différents capteurs enzymatiques, des EnFETs ont été ainsi réalisées. Les caractérisations de ces détecteurs ont permis par la concordance des résultats expérimentaux et des résultats de simulation, de montrer la validité et la robustesse du modèle.

L'analyse différentielle de consommation (notée DPA pour Differential Power Analysis) est une puissante attaque non intrusive par canal auxilliaire dont l'objectif est de retrouver des informations secrètes contenues dans des circuits intégrés en exploitant la consommation globale. Des clés de chiffrement peuvent alors être découvertes pendant l'exécution d'algorithmes cryptographiques. L'objet de cette thèse est de proposer une contre-mesure véritablement efficace basée sur la conception de portes logiques intrinsèquement résistantes à la DPA indépendamment des états logiques et électriques passés, présents et futurs. Il est alors théoriquement possible de concevoir des circuits intégrés résistants à l'attaque DPA. La contre-mesure proposée repose sur des bases microélectroniques précises qui permettent d'expliciter les sources de la DPA. La solution s'appuie sur la conception CMOS (Complementary Metal Oxide Silicon) de circuits intégrés réalisant des algorithmes cryptographiques tels que l'AES (Advanced Encryption Standard).

Le travail présenté dans ce mémoire s'inscrit dans le cadre de l'utilisation de matériaux piézoélectriques pour la réalisation de composants passifs dans des applications de conversion d'énergie électrique. Le travail débute avec l'étude et le dimensionnement de deux convertisseurs d 'une puissance de 10 watt intégrant un transformateur piézoélectrique, l'un pour des applications d'alimentation stabilisée de 15 V (convertisseur DC/DC) et l'autre servant a l'alimentation de lampes fluorescentes a cathode froide utilisées pour le retro-éclairage d'écrans TFT de 32 pouces. L'idée étant que le transformateur piézoélectrique présente, dans ces applications, un certain nombre d'avantages compare au transformateur électromagnétique, comme une plus grande compacité et une meilleure compatibilité électromagnétique. L'originalité du travail repose sur la méthode de dimensionnement du transformateur qui n'est plus base sur Le principe de charge optimale mais qui introduit la notion de courant mécanique ou de vitesse maximale de vibration. Cette technique permet également de prédire l'élévation de température ainsi que les pertes du transformateur. On s'intéresse ensuite a l'optimisation et a la gestion de l'énergie au sein du transformateur piézoélectrique. La commutation introduisant des non-linéarités dans son fonctionnement, Le concept de cycle de travail a été introduit permettant une étude et des comparaisons des différentes architectures de conversion. Cela a permis la mise au point d'un nouveau redresseur contr6le par la vitesse de vibration. Ce redresseur actif a été transpose avec succès dans des applications d'amortissement de structure ou encore de récupération d'énergie de vibration.

Les systèmes sur puce comportant des fonctions optiques ont un vif intérêt pour les futures générations de systèmes embarqués, les telecommunications, l'instrumentation. La faisabilité d'une source silicium compatible avec la technologie CMOS reste à ce jour un verrou majeur pour ouvrir la voie à des systèmes optoélectroniques intégrés. L'utilisation des nanocristaux de silicium dans une matrice de SiO2 est actuellement une voie prometteuse visant à lever ce verrou. L'objectif de cette thèse est d'étudier la faisabilité de sources émettant dans le visible/proche infrarouge à base de nanocristaux de silicium, en explorant les potentialités de dépôts LPCVD (Low Pressure Chemical Vapor Deposition). En partant de l'étude des propriétés des nanocristaux, une approche bottom-up a été choisie pour la réalisation des composants de test. Un procédé d'élaboration du matériau actif, compatible avec la technologie CMOS, a été mis au point et nous a permis d'obtenir de façon reproductible des nanocristaux avec les propriétés souhaitées. Les mécanismes d'émission lumineuse ont été étudiés et corrélés avec les propriétés structurales et électriques. Une émission lumineuse intense a été obtenue sous excitation optique. L'obtention d'électroluminescence nécessite quant à elle une optimisation spécifique tant au niveau matériau qu'au niveau procédé technologique. A cette fin, plusieurs voies ont été explorées nous conduisant à établir le compromis entre propriétés optiques et électriques. Au terme de cette étude, nous avons évalué les avantages et inconvénients de cette technique d'élaboration et proposons des solutions pour parvenir à fabriquer un dispositif électroluminescent fonctionnel.

Les circuits asynchrones suscitent de nombreux intérêts à bien des égards. Cependant la modélisation, l'analyse et l'optimisation des circuits asynchrones constituent des pierres d'achoppement à la diffusion de cette technologie sur un plan commercial. Ce travail vise le développement de modèles de circuits asynchrones capables de retranscrire efficacement les protocoles « poignée de main ». Sur la base de ces modèles, une technique d'analyse rapide et précise des circuits a été développée. Cette technique offre un support complet pour l'analyse de délais statistiquement variables et pour différentes structures de circuit (linéaire / non linéaire, sans / avec condition). Elle permet de réaliser des analyses statiques de timing, de consommation électrique et des effets des variabilités sur les circuits asynchrones. En sus de ces méthodes de modélisation et d'analyse, une technique d'optimisation a été développée. Cette technique d'optimisation est basée sur une réduction du nombre de registres asynchrones à un nombre minimal capable de satisfaire les contraintes de performance. L'utilisation des méthodes proposées a permis l'étude de différents protocoles asynchrones et de leurs impacts sur la vitesse, la consommation et la variabilité des procédés de fabrication. Les méthodes proposées ont été validées grâce à un jeu d'outils logiciels écrits en C + +, Java et Matlab. Ces outils se sont avérés rapides, efficaces et dotés d'une très bonne précision de calcul.

L'analyse temporelle basée sur corners (CTA) devient de plus en plus pessimiste ainsi avec la diminution de la taille des transistors, ce qui explique la nécessité de se tourner vers l'analyse temporelle statique statistique (SSTA). Cependant, cette nouvelle génération d'analyse temporelle n'a pas été largement adoptée dans l'industrie en raison de diverses faiblesses. La méthode SSTA basée sur les chemins de données, proposée dans cette thèse, calcule les distributions des délais de chemins en propageant itérativement la moyenne et la variance des délais des cellules avec l'aide des moments conditionnels. Ces moments, conditionnés sur la pente d'entrée et la charge de sortie, sont stockés dans une librairie temporelle statistique. Cette procédure est aussi rapide que les méthodes paramétriques, tout en ne perdant pas trop de précision par rapport aux simulations de Monte Carlo, ce qui répond à l'objectif de notre recherche. L'autre contribution de cette thèse est l'amélioration des techniques de caractérisation temporelle. Pour cela, nous utilisons des signaux d'entrée basés sur des distributions log-logistique et des inverseurs comme charge de sortie pour capturer les variations de pente et de charge. De plus, le temps CPU pour la caractérisation temporelle pourrait être amélioré par la technique de réduction des dimensions, qui devrait être validée dans un avenir proche. En ce qui concerne les applications, notre procédure SSTA, donne des gains en délais important par rapport à la méthode CTA. La différence d'ordres sur les chemins critiques obtenus respectivement par les méthodes SSTA et CTA est aussi expliquée dans cette partie. Pour terminer, une étude sur les corrélations entre cellules est exposée.

La découverte en 1963 par J.B. GUNN d'instabilités électroniques dans des échantillons d'arséniure de gallium a permis la réalisation d'oscillateurs solides dans la gamme des ondes centimétriques et millimétriques. Ces oscillateurs possèdent plusieurs avantages sur les anciens générateurs hyperfréquences à tubes, klystrons par exemple : alimentation simplifiée, stabilité en fréquence accrue, large bande de fréquence de fonctionnement, coûts de fabrication réduits. Après un rappel sur la théorie de l'effet Gunn, cette thèse présente l'étude de quelques applications de ces oscillateurs, mettant en particulier l'accent sur leur stabilité en fréquence. C'est ainsi qu'il est décrit un montage permettant le battement en fréquence de deux oscillateurs, puis un autre permettant l'asservissement en fréquence d'un oscillateur à une longueur de guide d'onde. Ce dernier montage est ensuite utilisé pour mesurer la permittivité de différents gaz introduits dans le guide d'onde. Les résultats obtenus sont comparés à des mesures antérieures effectuées par d'autres moyens.

Cette thèse porte sur le développement d‘outils de contrôle avancé des procédés appliqués à l'industrie microélectronique. Des analyses statistiques ont mis en évidence la longueur de grille en poly-silicium comme principal responsable des variabilités lot à lot temporelle et spatiale des performances électriques des transistors courts (courants de saturation, de fuite et la tension de seuil). Une nouvelle stratégie de régulation mieux adaptée a été étudiée : le contrôle coopératif qui s'appuie sur un algorithme d'identification récursif. Les performances de plusieurs estimateurs en ligne ont été simulées et comparées. Une régulation de compensation a aussi été développée entre la gravure de la grille et l'implantation des poches permettant de compenser la déviation de la longueur de la grille en ajustant la dose d'implantation des poches. Sa mise en production a permis de réduire la dispersion lot à lot de 40%.

<p>The continuous miniaturization of integrated circuits has opened the path towards System-on-Chip realizations. Process shrinking into the nanometer regime improves transistor performancewhile the delay of global interconnects, connecting circuit blocks separated by a long distance, significantly increases. In fact, global interconnects extending across a full chip can have a delay corresponding to multiple clock cycles. At the same time, global clock skew constraints, not only between blocks but also along the pipelined interconnects, become even tighter. On-chip interconnects have always been considered <em>RC</em>-like, that is exhibiting long <em>RC</em>-delays. This has motivated large efforts on alternatives such as on-chip optical interconnects, which have not yet been demonstrated, or complex schemes utilizing on-chip F-transmission or pulsed current-mode signaling.</p><p>In this thesis, we show that well-designed electrical global interconnects, behaving as transmission lines, have the capacity of very high data rates (higher than can be delivered by the actual process) and support near velocity-of-light delay for single-ended voltage-mode signaling, thus mitigating the <em>RC</em>-problem. We critically explore key interconnect performance measures such as data delay, maximum data rate, crosstalk, edge rates and power dissipation. To experimentally demonstrate the feasibility and superior properties of on-chip transmission line interconnects, we have designed and fabricated a test chip carrying a 5 mm long global communication link. Measurements show that we can achieve 3 Gb/s/wire over the 5 mm long, repeaterless on-chip bus implemented in a standard 0.18 μm CMOS process, achieving a signal velocity of 1/3 of the velocity of light in vacuum.</p><p>To manage the problems due to global wire delays, we describe and implement a Synchronous Latency Insensitive Design (SLID) scheme, based on source-synchronous data transfer between blocks and data re-timing at the receiving block. The SLIDtechnique not onlymitigates unknown globalwire delays, but also removes the need for controlling global clock skew. The high-performance and high robustness capability of the SLID-method is practically demonstrated through a successful implementation of a SLID-based, 5.4 mm long, on-chip global bus, supporting 3 Gb/s/wire and dynamically accepting ± 2 clock cycles of data-clock skew, in a standard 0.18 μm CMOS porcess.</p><p>In the context of technology scaling, there is a tendency for interconnects to dominate chip power dissipation due to their large total capacitance. In this thesis we address the problem of interconnect power dissipation by proposing and analyzing a transition-energy cost model aimed for efficient power estimation of performancecritical buses. The model, which includes properties that closely capture effects present in high-performance VLSI buses, can be used to more accurately determine the energy benefits of e.g. transition coding of bus topologies. We further show a power optimization scheme based on appropriate choice of reduced voltage swing of the interconnect and scaling of receiver amplifier. Finally, the power saving impact of swing reduction in combination with a sense-amplifying flip-flop receiver is shown on a microprocessor cache bus architecture used in industry.</p>