Les convertisseurs analogiques-numériques fondés sur le principe de la modulation §¢ sont capables de fonctionner à des résolutions très élevés. L'utilisation en interne d'un CAN et d'un CNA multibit permet de réduire le taux de suréchantillonnage, les contraintes imposées par les circuits actifs, amé- liore la stabilité de la boucle du modulateur, mais rend celui-ci très sensible aux imperfections des composants du convertisseur numérique analogique (CNA) interne situé dans le chemin de retour. Les erreurs statiques dues aux non idéalités des circuits constitutifs de ce CNA peuvent être corrigées au moyen de techniques d'appariement dynamique des composants (DEM). Ce travail de thèse est consacré entre autre à l'étude théorique de ces techniques de correction des défauts des cellules des CNA multibits. Après avoir rappelé le principe de la conversion §¢ d'une part, et les différentes sources d'erreurs dominantes dans le cas multibit d'autre part, les techniques d'appariement existantes sont analysées et comparées. Nous soulignons les avantages, les inconvénients, et les domaines d'applications préférentiels de chacune. Le coeur du travail consiste en la proposition de quatre nouvelles techniques d'appariement dynamique. Les deux premières dérivent de la méthode de la moyenne des données (DWA), l'une pour le cas passe-bas du premier ordre, l'autre dans le cas passe-bande du second ordre. Les deux dernières propositions (appelées MDEM et STDEM) dérivent des deux algorithmes de tri (SDEM) et d'arborescence (TDEM) : elles conviennent à une mise en forme des erreurs d'ordre élevé et sont destinées aux applications passe-bas et passe-bande de haute performance. Ces quatre méthodes proposées ont été mises en équation et leurs performances confirmées par diverses simulations. Une implantation des algorithmes MDEM et STDEM a été faite au niveau cellule standard jusqu'à l'étape finale de routage en technologie CMOS 0.35 ¹m. L'ensemble des résultats des simulations au niveau système et au niveau transistor conforme l'avantage des techniques développées dans ce travail en termes de surface occupée et aussi de fréquence maximale d'application, si on les compare avec les algorithmes conventionnels de SDEM. Dans une dernière partie, les erreurs dynamiques du CNA, en particulier l'effet de la gigue d'horloge, le glitch, la dissymétrie des temps de transition, l'injection de charge (CFT) et la métastabilité du quantificateur sont également analysés. A l'issue de ces réflexions, une nouvelle cellule de CNA incluant un bloc limitant la plage dynamique de la commande d'entrée (SRD) est proposée. Elle possède une structure de remise à zéro partielle (semi-RZ) qui permet de bénéficier à la fois de l'avantage de la cellule RZ et non RZ. De plus, l'effet du retard du bloc de DEM est compensé par une modification dans l'architecture convenant aux applications passe-bande haute fréquence.

Orientadores: Jose Antenor Pomilio, Saulo Finco / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-09T03:34:05Z (GMT). No. of bitstreams: 1 Mioni_DanielPasti_M.pdf: 1903299 bytes, checksum: 7343c6fb1cd22aa8df8654d5b9b51852 (MD5) Previous issue date: 2007 / Resumo: Desenvolvemos um amplificador de áudio classe D baseado em moduladores S-?, destinado a aparelhos auditivos, a maioria dos quais utiliza baterias de 1,1V e necessita ter baixo consumo de corrente. Neste trabalho os amplificadores e comparadores foram construídos com inversores CMOS, pois um destes inversores, alimentado com uma tensão de 1,1V, pode consumir uma corrente CC tão baixa quanto 400nA, dependendo das dimensões, e proporcionar alto ganho de tensão quando polarizado em sua região linear de operação. Por estes motivos, podem substituir com vantagem amplificadores operacionais e comparadores em algumas aplicações. Um protótipo deste circuito foi implementado com tecnologia CMOS 0,35µm e alcançou um rendimento de 90% / Abstract: This thesis presents the design of a firstorder S-? audioband power amplifier optimized for hearing aid (HA) amplification. The majority of HAs use a 1.1V battery and require very low current consumption to improve battery life. This work made use of amplifiers and comparators based on CMOS inverters because such an inverter, with a 1.1V battery, can operate on a current as low as 400nA, depending on its dimensions, and provide high voltage gain when biased in their linear region. For these reasons, they can substitute with advantage operational amplifiers in some applications. A prototype of this circuit was implemented in a monolithic chip using 0.35µm CMOS technology and achieved 90% of power efficiency / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Les travaux de recherche de cette thèse de doctorat s’inscrivent dans le cadre de la conception d’unconvertisseur analogique-numérique (ADC, Analog-to-Digital Converter) large bande et à haute résolution afinde numériser plusieurs standards de communications sans fil. Il répond ainsi au concept de la radio logiciellerestreinte (SDR, Software Defined Radio). L’objectif visé est la reconfigurabilité par logiciel et l’intégrabilité envue d’un système radio multistandard. Les ADCs à sur-échantillonnage de type sigma-delta () s’avèrent debons candidats dans ce contexte de réception SDR multistandard en raison de leur précision accrue. Bien queleur bande passante soit réduite, il est possible de les utiliser dans une architecture en parallèle permettantd’élargir la bande passante. Nous nous proposons alors dans cette thèse de dimensionner et d’implanter unADC parallèle à décomposition fréquentielle (FBD) basé sur des modulateurs  à temps-discret pour unrécepteur SDR supportant les standards E-GSM, UMTS et IEEE802.11a. La nouveauté dans l’architectureproposée est qu’il est programmable, la numérisation d’un signal issu d’un standard donné se réalise enactivant seulement les branches concernées de l’architecture parallèle avec des sous-bandes defonctionnement et une fréquence d’échantillonnage spécifiée. De plus, le partage fréquentiel des sous-bandesest non uniforme. Après validation du dimensionnement théorique par simulation, l’étage en bande de base aété dimensionné. Cette étude conduit à la définition d’un filtre anti-repliement passif unique d’ordre 6 et detype Butterworth, permettant l’élimination du circuit de contrôle de gain automatique (AGC). L’architectureFBD requière un traitement numérique permettant de combiner les signaux à la sortie des branches enparallèle pour reconstruire le signal de sortie finale. Un dimensionnement optimisé de cet étage numérique àbase de démodulation a été proposé. La synthèse de l’étage en bande de base a montré des problèmes destabilité des modulateurs . Pour y remédier, une solution basée sur la modification de la fonction detransfert du signal (STF) afin de filtrer les signaux hors bande d’intérêt par branche a été élaborée. Unediscontinuité de phase a été également constatée dans le signal de sortie reconstruit. Une solution deraccordement de phase a été proposée. L’étude analytique et la conception niveau système ont étécomplétées par une implantation de la reconstruction numérique de l’ADC parallèle. Deux flots de conceptionont été considérés, un associé au FPGA et l’autre indépendant de la cible choisie (VHDL standard).L’architecture proposée a été validée sur un FPGA Xilinx de type VIRTEX6. Une dynamique de 74 dB a étémesurée pour le cas d’étude UMTS, ce qui est compatible avec celle requise du standard UMTS. / The work presented in this Ph.D. dissertation deals with the design of a wideband and accurate Analog-to-Digital Converter (ADC) able to digitize signals of different wireless communications standards. Thereby, itresponds to the Software Defined Radio concept (SDR). The purpose is reconfigurability by software andintegrability of the multistandard radio terminal. Oversampling  (Sigma Delta) ADCs have been interestingcandidates in this context of multistandard SDR reception thanks to their high accuracy. Although they presentlimited operating bandwidth, it is possible to use them in a parallel architecture thus the bandwidth isextended. Therefore, we propose in this work the design and implementation of a parallel frequency banddecomposition ADC based on Discrete-time  modulators in an SDR receiver handling E-GSM, UMTS andIEEE802.11a standard signals. The novelty of this proposed architecture is its programmability. Where,according to the selected standard digitization is made by activating only required branches are activated withspecified sub-bandwidths and sampling frequency. In addition the frequency division plan is non-uniform.After validation of the theoretical design by simulation, the overall baseband stage has been designed. Resultsof this study have led to a single passive 6th order Butterworth anti-aliasing filter (AAF) permitting theelimination of the automatic gain control circuit (AGC) which is an analog component. FBD architecturerequires digital processing able to recombine parallel branches outputs signals in order to reconstruct the finaloutput signal. An optimized design of this digital reconstruction signal stage has been proposed. Synthesis ofthe baseband stage has revealed  modulators stability problems. To deal with this problem, a solution basedon non-unitary STF has been elaborated. Indeed, phase mismatches have been shown in the recombinedoutput signal and they have been corrected in the digital stage. Analytic study and system level design havebeen completed by an implementation of the parallel ADC digital reconstruction stage. Two design flows havebeen considered, one associated to the FPGA and another independent of the chosen target (standard VHDL).Proposed architecture has been validated using a VIRTEX6 FPGA Xilinx target. A dynamic range over 74 dB hasbeen measured for UMTS use case, which responds to the dynamic range required by this standard.

Aujourd’hui, les capteurs d’image CMOS sont quasi exclusivement architecturés autour de pixels analogiques. Une transition vers des pixels purement numériques permettrait d’améliorer significativement les performances des imageurs. Malheureusement, une telle approche est difficilement envisageable car elle entraine un pixel surdimensionné et inutilisable pour le marché grand public. Une des voies prometteuses pour résoudre ce problème d’intégration des pixels est de réfléchir non plus en deux dimensions (2D), mais en trois dimensions (3D), en répartissant les différentes fonctionnalités sur plusieurs wafers interconnectés.Ainsi, les travaux présentés dans ce manuscrit décrivent la conception d’un capteur d’image purement numérique en technologie CMOS 3D-IC 130 nm Tezzaron. Ce capteur est architecturé autour d’un pixel numérique intégrant une modulation sigma delta du premier ordre sur 10 bits de résolution maximale. L’étude exhaustive des différents blocs constituant le pixel nous a permis de proposer au final une solution garantissant une surface maitrisée de silicium : taille finale de pixel de 32,5 μm × 32,5 μm pour un facteur de remplissage de plus de 80 %. Au niveau des performances brutes, la simulation du pixel a révélé de bons résultats : consommation de 11 μA/pixel, rapport signal sur bruit de 60 dB, nombre effectif de bits d'environ 7,2 bits, non linéarité différentielle maximale et minimale de +1,37 /-0,73 (pour 10 bits) et une non linéarité intégrale maximale et minimale de +2,447/-3,5 (pour 10 bits). / Nowadays, CMOS image sensors are almost exclusively architectured around analog pixels. A transition to purely digital pixels would significantly improve the performances of imagers. Unfortunately, such an approach is difficult to consider because it causes an oversized and unusable pixel for the consumer market. One of the promising ways to solve this problem of pixel integration is to think not only in 2D dimensions, but in 3D dimensions by distributing the different functionalities on several interconnected wafers.Thus, the work presented in this manuscript describes the design of a purely digital image sensor in CMOS 3D-IC 130 nm Tezzaron technology. This sensor is architectured around a digital pixel integrating a first order sigma delta modulation on 10 bits of maximum resolution. The exhaustive study of the different blocks constituting the pixel allowed us to finally propose a solution guaranteeing a contained surface of silicon: final pixel size of 32.5 μm × 32.5 μm with a fill factor of at least 80 %. Regarding performances, the pixel simulations showed good results: 11 μA/pixel consumption, 60 dB signal-to-noise ratio, 7.2 effective number of bits, maximum and minimum differential nonlinearity of +1,37/-0,73 (for 10 bits) and a maximum and minimum integral nonlinearity of + 2,447/-3,5 (for 10 bits).

In power electronics, the switched converter plays a fundamental role in the efficient conversion and dynamical control of electrical energy. Due to the switching operation of these systems, overlaid disturbances come into existence in addition to the desired behavior of the variables, causing deviations in the current and voltages. From a control perspective, these disturbances are of no interest since they cannot be compensated. They can even alter the measurements given to the control system, affecting its behavior. Furthermore, during the control design, averaged models are often used, by which the switching operation is somehow disregarded. They consider instead the average behavior of the system variables. Thus, it is essential that the measuring setup provides a measurement of the average value to the control system. To accomplish this goal, there are in practice different approaches. For example, the disturbances originated by the switching operation can be either suppressed using an analog or digital filter, or the sampling of the variables can be carried out in a suitable manner, synchronous to the carrier of the modulation method. Unfortunately, the use of filters adds an extra phase shift or delay to the control loop, reducing its dynamical performance. Moreover, the synchronous sampling method provides a good approximation of the average value only if certain conditions are met, otherwise a distortion due to aliasing takes place. A method is developed in this work to predict, in every switching cycle, the average value of the system variables in a switched power converter. In this context, the work presents an alternative method to carry out the measurement of the average value, avoiding the principal drawbacks of the standard measuring methods. To achieve this, a suitable model of the converter is used, incorporating the modulation method and the type of analog-to-digital converter, either a conventional sample-and-hold or a sigma-delta converter. The measurement given by the analog-to-digital converter is used to predict the time behavior of the system variables during the present switching period and then to evaluate its average value, before the period is completed. The method allows to obtain simultaneously the average value of currents and voltages, to get rid of the delay introduced by filtering, and to avoid the drawback of sampling in the measurement, i.e. aliasing. In this work, an overview of the standard measuring methods for switched power converters is first presented. The problematics that arise from the sampling process are also discussed. Next, the theoretical grounds of the method are developed and the tools needed to implement it are derived. To illustrate its applicability, the method is used first in DC-DC converters, where the case of the buck converter is analyzed in detail. Similarly, the method is applied to a three-phase two-level voltage source converter. In both cases, simulation results and experimental verification are presented for different operational modes. The usage of the method in open and closed loop is discussed, and its effect in the system behavior is shown. The performance of the prediction method is contrasted with other standard measuring methods.

This work deals with the analysis of pulse modulation issues, work is divided into six chapters. The first chapter of the thesis deals with pulse modulations as a whole. It explains the concept of modulation, the distinction between analog and digital modulation, and there is the basic classification of pulse modulation done. The second chapter focuses on the issue of non-quantized pulse modulation. For each modulation belonging to this group is verbally and graphically explains the principle of its activities. In the third chapter, which is similar to the second chapter, the work focuses on quantized pulse modulation. Again, each of these modulations explained its basic principle. It is also in this chapter outlines the design models in Matlab-Simulink. The fourth chapter presents calculations and tables with calculated values needed for simulations. In the fifth chapter, a comparison waveforms. It contains a discussion about the dependence of modulation on their parameters, parameters of the input signal and the sampling frequency. In the final sixth chapter deals with the early design concepts and detailed diagrams for the production of demonstration products.