Le travail a porté sur le développement d'une méthode de décomposition de domaine pour le calcul de structures électroniques avec les modèles de Hartree-Fock ou DFT (Density Functional Theory). La simulation de ces modèles passe traditionnellement par la résolution d'un problème aux valeurs propres généralisé, dont la complexité cubique est un verrou pour pouvoir traiter un grand nombre d'atomes. La méthode MDD (Multilevel Domain Decomposition), introduite au cours de la thèse de Maxime Barrault (2005), est une alternative à cette étape bloquante. Elle consiste à se ramener à un problème de minimisation sous contraintes où on peut exploiter les propriétés de localisation de la solution. Les résultats acquis au cours de la présente thèse sont :* l'analyse numérique de la méthode : on a montré, sur un problème simplifié présentant les mêmes difficultés mathématiques, un résultat de convergence locale de l'algorithme ; * l'augmentation de la vitesse de calcul et de la précision, pour les répartitions "1D" des sous-domaines, ainsi que la démonstration de la scalabilité jusqu'à $1000$ processeurs; * l'extension de l'algorithme et de l'implémentation aux cas où les sous-domaines sont répartis en "2D/3D".

L'objectif de cette thèse est d'examiner comment les technologies orientées-objet peuvent apporter aux applications scientifiques tout ce qu'elles ont apporté dans la programmation des machines séquentielles: une meilleure réutilisabilité et pérennité des codes, des démarches méthodologiques de conception et de réalisation claires... La contrainte du calcul scientifique parallèle de ne pas sacrifier les performances devant être respectée.<br /><br />Après une revue des moyens de programmation parallèle et des<br />concepts objets, la conception et la réalisation d'une bibliothèque parallèle d'algèbre linéaire orientée-objet sont présentées. Nous étudions deux moyens de programmation parallèle, le premier, C++//, est un LAO parallèle à objets actifs dérivé de C++, le second est l'utilisation de MPI au travers d'une surcouche objet minimale.<br />Ces deux approches objets posent des problèmes soit de performances soit de réutilisabilité séquentielle/parallèle qui sont présentés et résolus.<br /><br />Nous proposons notamment un mécanisme simple de partage en lecture pour les modèles à objets actifs, en montrant son utilité en terme de performances de nos applications. Suite à la seconde approche nous définissons les notions de formes de matrices et de matrices avec forme qui permettent d'atteindre nos objectifs de réutilisabilité séquentielle/parallèle.<br /><br />Au final, la conception et la réalisation permettent d'instancier, à partir du même code [séquentiel] d'algèbre linéaire, une version séquentielle et parallèle offrant des performances satisfaisantes.

Les travaux que nous présentons dans ce mémoire portent sur la conception, le test et la réalisation de capteurs d'images monolithiques CMOS rapides et "intelligents" : le principe, les performances, les limites et les perspectives sont le corps de ce mémoire. L'implémentation matérielle d'un système de vision programmable en est l'articulation centrale. Nous avons mis au point une plate-forme expérimentale pour l'instrumentation et l'évaluation des opérateurs rétiniens. Après un état de l'art sur l'imagerie rapide et sur les capteurs CMOS, la deuxième partie de ce mémoire est consacrée à l'étude et à la conception du pixel du capteur d'images. Nous avons conçu deux circuits HISIC.I et HISIC.II en technologie standard CMOS 0,35 μm (double-poly, quadruple-metal). Le premier a permis de déterminer un nouveau modèle de photo-détecteur, et le second de réaliser un prototype de caméra embarquée dédiée à l'imagerie rapide et aux traitements d'images linéaire. HISIC intègre des traitements programmables au niveau même du pixel. C'est une machine massivement parallèle de 4096 processeurs analogiques arithmétiques interconnectés selon une grille 64×64 en topologie 4-connexe. Enfin, la dernière partie du mémoire s'articule autour de la validation expérimentale du capteur, tous les résultats et procédures expérimentales y sont regroupés.

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Nous présentons ici l'architecture d'un noyau de système d'exploitation pour machines parallèles. Nous discutons les paradigmes de base pour le support d'applications parallèles au niveau d'un noyau de système. Les aspects lies aux modèles de processus et de communication sont développés. Notre démarche s'appuie d'une part sur l'étude des modèles de programmation parallèles sous-jacents aux langages, d'autre part sur les architectures de machines parallèles modernes. Cette approche sur deux fronts convergents nous permet de prendre en compte a la fois les progrès dans l'expression et l'utilisation du parallélisme, et les tendances et les possibilités technologiques de construction de machines parallèles. Le résultat principal de cette étude est la conception d'une architecture de système d'exploitation parallèle original, Parx, et la réalisation d'un noyau de communication pour ce système. Les systèmes d'exploitation ne peuvent plus prétendre offrir une gamme de services dont puissent se satisfaire toutes les applications. Ils doivent supporter un nombre croissant d'applications de types différents, et décomposent leurs fonctionnalités en un noyau qualifie de micro, léger etc., et un ensemble de serveurs de haut niveau, s'occupant de gérer des fichiers, de la mémoire etc. C'est l'approche que nous adoptons ici

Dans cette thèse, nous proposons un flot de conception pour le développement d'applications de traitement du signal systématique implémentées sur FPGA. Nous utilisons une approche Ingénierie Dirigée par les Modèles (IDM) pour la mise en oeuvre de ce flot de conception, dont la spécification des applications est décrite en UML. La première contribution de cette thèse réside dans la création d'un métamodèle isolant les concepts utilisés au niveau RTL. Ces concepts sont extraits d'implémentations matérielles dédiées de tâches à fort parallélisme de données. Par ailleurs, ce métamodèle considère la technologie d'implémentation FPGA et propose différents niveaux d'abstractions d'un même FPGA. Ces multiples niveaux d'abstractions permettent un raffinement des implémentations matérielles.<br /><br />La seconde contribution est le développement d'un flot de compilation permettant la transformation d'une application modélisée à haut niveau d'abstraction (UML) vers un modèle RTL. En fonction des contraintes de surfaces disponibles (technologie FPGA), le flot de conception optimise le déroulement des boucles et le placement des tâches. Le code VHDL produit est directement simulable et synthétisable sur FPGA. À partir d'applications modélisées en UML, nous produisons automatiquement un code VHDL.<br /><br />Le flot de conception proposé a été utilisé avec succès dans le cadre de sécurité automobile ; un algorithme de détection d'obstacles a été automatiquement généré depuis sa spécification UML.

Dans un premier temps, nous présentons des modèles permettant de décrire des systèmes de processus communicants, synchronisés par rendez-vous, ainsi que les différentes théories qui traitent le problème de la comparaison observationnelle. Nous abordons ensuite le problème à partir du langage FP2. Nous proposons une démarche qui permet de faire totalement abstraction des événements internes des processus et d'exprimer le comportement de communication des processus en n'utilisant que les événements de communication avec l'environnement. Enfin, une notion de contexte est définie et étudiée

Hypothèse de travail. Les systemes de transitions. Contrôleurs à commandes gardées. Les reseaux de Petri en tant que contrôleurs. Analyse des propriétés logiques des reseaux de Petri. La notion de place implicite : deux applications. Analyse des proprietes dynamiques : les reseaux de petri temporisés.

Aujourd'hui, le fait que la mémoire constitue un goulot d'étranglement pour les performances des programmes est un truisme. Les compilateurs doivent donc optimiser les programmes afin d'éviter de recourir à la mémoire, et ceci en utilisant au mieux les registres disponibles dans le processeur à parallélisme d'instructions (ILP).<br /><br />Cette thèse réexamine le concept de la pression des registres en lui donnant une plus forte priorité par rapport à l'ordonnancement d'instructions, sans ôter à ce dernier ses possibilités d'extraction de parallélisme. Nous proposons de traiter le problème des registres avant la phase d'ordonnancement. Deux grandes stratégies sont étudiées en détail. La première consiste à analyser et manipuler un graphe de dépendance de données (GDD) pour garantir les contraintes de registres sans allonger son chemin critique (si possible). Nous introduisons la notion de saturation en registres qui est la borne exacte maximale du besoin en registres de tout ordonnancement valide, indépendamment des contraintes architecturales. Son but est d'ajouter des arcs au GDD pour que la saturation soit en dessous du nombre de registres disponibles. Réciproquement, la suffisance est le nombre minimal de registres dont il faut disposer pour produire au moins un ordonnancement valide pour le GDD. Si cette suffisance est au dessus du nombre effectif de registres, alors les accès à la mémoire sont inévitables.<br />Notre deuxième stratégie construit une allocation de registres directement dans le GDD en optimisant la perte du parallélisme intrinsèque.<br /><br />Cette thèse considère des blocs de base, des graphes acycliques de flots de contrôles et des boucles internes destinées au pipeline logiciel. Nos expériences montrent que nos heuristiques sont presque optimales. L'étude prouve que nous pouvons et devons traiter les contraintes de registres avant la phase d'ordonnancement tout en garantissant une liberté pour l'extraction et l'exploitation de l'ILP.

La technologique utilisée dans les réseaux de télécommunication à commutation de paquets est en développement permanent. La tendance actuelle est orientée vers la mutualisation des services voix et données, de leurs infrastructures et des techniques associées (réseaux IP/MPLS, QoS dans Internet). Les méthodes classiques utilisées pour l'évaluation de performances des ces réseaux sont la modélisation analytique et la simulation événementielle. La simulation événementielle requiert des temps de calcul prohibitifs, tandis que les modèles issus des méthodes analytiques manquent parfois de précision. Le travail présenté dans cette thèse définit un cadre de modélisation appelé Simulation Hybride Distribuée qui combine de manière rigoureuse la théorie différentielle du trafic et la simulation événementielle. Dans une première technique, les ressources du réseau sont partitionnées en domaines dont certains sont simulés par événements, et les autres sont modélisés par des équations intégrées numériquement. La seconde technique proposée permet la circulation de trafics simulés par événements sur les ressources du réseau modélisées par des équations. La simulation hybride permet ainsi de prolonger la modélisation analytique au-delà de ses limites théoriques. Elle permet également de concevoir des modèles d'évaluation de performances très généraux et de développer des logiciels plus performants en temps de calculs. Un prototype de simulateur hybride a été conçu. Il permet de modéliser précisément des routeurs Internet Diffserv et MPLS, le protocole TCP ainsi que diverses sources de trafic multimédia (Audio, Vidéo). Pour réduire les temps de calcul, le simulateur peut être parallélisé. En ce sens, un nouveau noyau de communication de l'environnement de parallélisme LANDA a été conçu. Il offre une bibliothèque à la norme MPI et permet d'utiliser simultanément et efficacement (latence, bande passante) plusieurs media de communication haut-débit ainsi que la mémoire commune S MP.