With the recent advancements in High Performance Computing (HPC), it is possible to rapidly process high volumes of data, allowing accomplishments in several areas of knowledge. Although the HPC area has been observed as an area of complex infrastructure, in the last years, its been observed that the processing power of processors used in embedded systems, using the ARM architecture, has been increasing significantly. Furthermore, the acquisition costs and energy consumption are lower, when compared to processors of other platforms, thus allowing for the possibility of having HPC with smaller and more economical platforms, with lower maintenance cost and more accessible. In this merit, this masters thesis proposes the performance analysis of a low cost embedded cluster composed of processors using ARM architecture and the Raspberry Pi platform. This work analysis the impact of using MPICH-2 and OpenMPI libraries, running benchmark programs HPCC and HPL. The present work show results of performance and energy consumption of this cluster with these programs, proving that it is possible to use clusters of low cost embedded platforms with satisfactory speedups and energy consumption. / Com o desenvolvimento da computação de alto desempenho (HPC), grandes volumes de dados passaram a ser processados de forma rápida, permitindo assim, que avanços significativos fossem alcançados em varias áreas do conhecimento. Para isso, sempre se observou a área de HPC tendo uma infraestrutura complexa. Por outro lado, nos últimos anos, se observa que a capacidade de processamento dos processadores usados em sistemas embarcados, seguindo arquitetura ARM, vem aumentando de forma significativa. Além disso, os custos de aquisição e o consumo de energia dos processadores ARM são menores, quando comparados a processadores de outras plataformas. Neste âmbito, cria-se a possibilidade de ter HPC usando plataformas menores e mais econômicas e com um custo de manutenção mais acessível. Nesse intuito, esta dissertação de mestrado, propõe a análise de desempenho de um cluster embarcado de baixo custo composto por processadores da arquitetura ARM e plataforma Raspberry Pi. O trabalho analisa o impacto de usar as bibliotecas MPICH-2 e OpenMPI, executando os programas dos benchmarks HPCC e HPL. O trabalho apresenta resultados de desempenho e consumo de energia do cluster com esses programas, mostrando que é possível usar clusters de plataformas embarcadas de baixo custo e tendo speedups e consumo de energia satisfatórios.

Este trabalho apresenta o desenvolvimento de um processador open source baseado no processador Nios II da Altera. O processador desenvolvido permite a customização de instruções, a inclusão de componentes que possibilitem um estudo detalhado da memória cache, tal como um monitor de cache, definir o tamanho da cache, dentre outras características. Além disso, o processador é baseado na arquitetura do Nios II e implementa 90% do ISA do Nios II, o mesmo está integrado aos ambientes Qsys e SOPC Builder da ferramenta Quartus II da Altera, sendo possível utilizar todo o conjunto de IP (Propriedade Intelectual) e ferramentas disponíveis pela Altera. Assim, este trabalho tem como propósito colaborar com o desenvolvimento de arquiteturas de hardware com uma unidade de processamento configurável e customizável facilmente pelo usuário, uma vez que o seu código fonte em Bluespec SystemVerilog está aberto a todos os usuários, diferente do Nios II da Altera, que tem o código encriptado, inviabilizando fornecer qualquer mudança no processador a nível RTL (Register Transfer Level ). Para o desenvolvimento do processador foi utilizada a Linguagem de Descrição de Hardware Bluespec SystemVerilog, pelo fato de ser uma ESL (Electronic System Level ) que acelera o processo de desenvolvimento de hardware / This work presents the development of an open source based Nios II processor from Altera. The developed processor allows custom instructions, use of components that allows a detailed study of the cache memory, among other features. In addition, the processor is based on the Nios II architecture, which can be integrated into the Qsys and SOPC Builder of the Altera Quartus II environment tool as well as use the entire set of IP (Intellectual Property) and tools available from Altera. This work contributes to the development of hardware architectures with a processing unit configurable and easily customizable by the user, since its source code in Bluespec SystemVerilog is open to all users, other than the Nios II from Altera which has encrypted code, making it impossible to do any changes in the processor at RTL (Register Transfer level) level. For the development of the processor hardware the description language Bluespec SystemVerilog was used, which is an ESL (Electronic System Level) that speeds up the development of the hardware

Este trabalho apresenta um estudo sobre o problema de substituição de linhas de cache em microprocessadores. Inspirado no conceito de Entropia da Informação proposto em 1948 por Claude E. Shannon, este trabalho propõe uma nova heurística de substituição de linhas de cache. Seu objetivo é capturar e explorar melhor a localidade de referência dos programas e diminuir a taxa de miss rate durante a execução dos programas. O algoritmo proposto, Entropy, utiliza a heurística de entropia da informação para estimar as chances de uma linha ou bloco de cache ser referenciado após ter sido carregado na cache. Uma nova função de decaimento de entropia foi introduzida no algoritmo, otimizando seu funcionamento. Dentre os resultados obtidos, o Entropy conseguiu reduzir em até 50,41% o miss rate em relação ao algoritmo LRU. O trabalho propõe, ainda, uma implementação em hardware com complexidade e custo computacional comparáveis aos do algoritmo LRU. Para uma memória cache de segundo nível com 2-Mbytes e 8-way associative, a área adicional requerida é da ordem de 0,61% de bits adicionais. O algoritmo proposto foi simulado no SimpleScalar e comparado com o algoritmo LRU utilizando-se os benchmarks SPEC CPU2000. / This work presents a study about cache line replacement problem for microprocessors. Inspired in the Information Entropy concept stated by Claude E. Shannon in 1948, this work proposes a novel heuristic to replace cache lines in microprocessors. The major goal is to capture the referential locality of programs and to reduce the miss rate for cache access during programs execution. The proposed algorithm, Entropy, employs that new entropy heuristic to estimate the chances of a cache line to be referenced after it has been loaded into cache. A novel decay function has been introduced to optimize its operation. Results show that Entropy could reduce miss rate up to 50.41% in comparison to LRU. This work also proposes a hardware implementation which keeps computation and complexity costs comparable to the most employed algorithm, LRU. To a 2-Mbytes and 8-way associative cache memory, the required storage area is 0.61% of the cache size. The Entropy algorithm was simulated using SimpleScalar ISA simulator and compared to LRU using SPEC CPU2000 benchmark programs.

Neste trabalho são apresentadas a implementação e avaliação da aplicação do processador gráfico TMS34010. O objetivo foi o desenvolvimento de um sistema para visualização de imagens com este processador, a ser integrado ao Tomógrafo por Ressonância Magnética, do Departamento de Física e Ciência dos Materiais. A fim de avaliar tanto os aspectos do \"hardware\" quanto às capacidades do processador, foram desenvolvidos dois sistemas: um com 16 cores, e outro com 256 níveis de cinza, ambos contendo uma interface serial para interligação de um \"mouse\" convencional para microcomputadores do tipo PC-AT. Através destes sistemas foram avaliados recursos tais como \"pan\" horizontal e vertical, divisão da tela ao meio, vídeo no modo entrelaçado, transparência, operações lógicas, e instruções de transferência de blocos de \"pixels\" / This work describes the implementation and evaluation of a TMS34010 graphics processor based system. The system was developed to be used for the visualization of Magnetic Resonance Images in the MR tomography system under development in our Department. To evaluate the design and the performance of the processor, two systems were developed: one capable to show pictures with 16 simultaneous colors, and a second one able to display pictures with a gray scale of 256 levels. Both systems are equipped with a serial interface supporting a conventional mouse as used for PC compatibles. The hardware developed was used to evaluate implementations of resources such as horizontal and vertical PAN, screen division, interlaced video, transparency, logic operations and pixels block transfer routines

Este trabalho trata da análise elástico-linear de pavimentos de edifícios de concreto armado em laje nervurada e, em especial, lajes lisas com vigas nas bordas. Inicialmente desenvolve-se um pré-processador dedicado a esse sistema estrutural com todas as facilidades que permitem sua modelagem rápida e eficiente. Os dados de entrada são baseados quase que exclusivamente no fornecimento dos contornos dos capitéis e do pavimento, sendo que este último é discretizado em segmentos retilíneos que devem ser paralelos aos eixos do sistema cartesiano. Com um mínimo de informações, esse pré-processador executa a montagem do arquivo de dados, definindo automaticamente elementos de barra para as nervuras, elementos de placa para os capitéis e realizando todos os ajustes necessários para a modelagem do pavimento a ser analisado com a utilização de um sistema em Elementos Finitos. Com a utilização dessa ferramenta, desenvolve-se um estudo de alguns casos de pavimentos típicos, objetivando-se, em especial, uma comparação entre a análise através de elementos de barra e placa e o procedimento simplificado de se considerar apenas elementos finitos de placa com rigidez equivalente. Para facilitar a análise dos resultados apresenta-se um pós-processador que permite a visualização tridimensional dos esforços solicitantes e deslocamentos obtidos. / This work deals with the linearly elastic analysis of reinforced concrete building floors in waffle slab, emphasizing flat slabs with beams at the edges. lnitially it is developed a pre-processor dedicated to this structural system, with all facilities that allows a quick and efficient modeling. The input data are based on the supplying of the the drop-panels and the floor contours, and this last one is discretized in right segments that must be parallel with the axes of the Cartesian system. With few informations, this pre-processor performs the assemblage data files, defining automatically bar elements to the ribs, plate elements to the drop-panels and realizing all the necessary adjustments in the model to be analyzed by a Finite Element system. With the utilization of the mentioned tool, it is presented a study of some typical floors, enhancing a comparison between the analysis using bar and plate elements and the simplified process with equivalent rigidity plate elements. In order to facilitate the analysis of the results it is also presented a pos-processor that allows a tridimensional visualization of internal forces and displacements.

As trocas de calor entre o piso e o solo de edificações térreas é um dos aspectos mais influentes em seu desempenho térmico e energético. No entanto, devido à complexidade dos métodos de cálculo e à escassez de estudos nessa área, há ainda um grande número de incertezas quanto à sua modelagem em programas de simulação computacional. O objetivo principal desta pesquisa é identificar a forma mais correta para a modelagem das trocas de calor entre o piso e o solo de edificações térreas no programa de simulação de desempenho EnergyPlus, com o uso do pré-processador Slab. A metodologia consiste na verificação do impacto de distintas alternativas de modelagem e na comparação entre as temperaturas da interface piso e solo medidas em célula-teste e simuladas com o Slab. Com a verificação do impacto das alternativas de modelagem foi possível identificar a forma mais correta de modelagem do Slab e os parâmetros de entrada com maior impacto no desempenho térmico de uma habitação de interesse social. Já a medição em célula-teste permitiu analisar a relação entre a evolução das temperaturas da célula-teste e do solo. Verificou-se que a temperatura externa do ar (média mensal) apresenta valores bastante próximos à temperatura do solo, sugerindo que utilizar a temperatura externa pode ser uma alternativa quando não há dados do solo. Com esses dados, foi possível desenvolver simulações paramétricas com diferentes combinações de parâmetros de entrada e comparar a temperatura da interface piso e solo simulada pelo Slab com a medida. Os resultados indicaram que o Slab funciona corretamente e que gera valores de temperatura da interface piso e solo muito próximos da realidade quando este utiliza parâmetros de entrada adequados. Foi verificado também o alto potencial de impacto dos parâmetros de entrada: evapotranspiração, albedo e as propriedades do solo nos resultados do Slab. Além disso verificou-se que, o uso de outras alternativas de modelagem, no lugar do Slab, gera uma diferença muito significativa, com variação de -26,2 a -55,2% nos graus-hora de desconforto totais de uma edificação. Por fim, como síntese dessa pesquisa, foi elaborado um Manual do Slab com o objetivo de auxiliar e incentivar o uso do pré-processador / The heat exchanges between the floor and the ground of a single-story slab-on-grade building is one of the most influential aspects in its thermal and energy performance. However, due to the calculation methods complexity and the scarcity of studies in this area, there are still a great number of uncertainties regarding its modeling in computer simulation programs. The main objective of this research is to identify the most correct way to model heat exchanges between the floor and the ground of a single-story slab-on-grade building in the EnergyPlus performance simulation program using the Slab preprocessor. The methodology consists of verifying the impact of different modeling alternatives and comparing the temperature of the ground and floor interface measured in test cells and simulated with Slab. With the impact verification of the modeling alternatives, it was possible to identify the most correct way of Slab modeling and the input parameters with the greatest impact on the thermal performance of a social housing. The test-cell measurement has allowed analyzing the relationship between the evolution of test-cell and soil temperatures. It was verified that the external air temperature (monthly average) presents very close values to the soil temperature, suggesting that using the external temperature can be an alternative when there is no soil data. With these data, it was possible to develop parametric simulations with different input parameters combinations and to compare the temperature of the ground and floor interface simulated by Slab with the measurement. The results indicated that Slab works correctly and generates values of temperature of the ground and floor interface very close to reality when it uses appropriate input parameters. It was also verified the high impact potential of the input parameters: evapotranspiration, albedo and soil properties in the Slab results. In addition, it was verified that the use of other modeling alternatives, in place of Slab, generates a very significant difference, varying from -26.2 to -55.2% in the total discomfort degrees of a building. Finally, as a synthesis of this research, a Slab Manual was developed with the purpose to assist and encourage the preprocessor use

Este trabalho apresenta um estudo sobre o problema de substituição de linhas de cache em microprocessadores. Inspirado no conceito de Entropia da Informação proposto em 1948 por Claude E. Shannon, este trabalho propõe uma nova heurística de substituição de linhas de cache. Seu objetivo é capturar e explorar melhor a localidade de referência dos programas e diminuir a taxa de miss rate durante a execução dos programas. O algoritmo proposto, Entropy, utiliza a heurística de entropia da informação para estimar as chances de uma linha ou bloco de cache ser referenciado após ter sido carregado na cache. Uma nova função de decaimento de entropia foi introduzida no algoritmo, otimizando seu funcionamento. Dentre os resultados obtidos, o Entropy conseguiu reduzir em até 50,41% o miss rate em relação ao algoritmo LRU. O trabalho propõe, ainda, uma implementação em hardware com complexidade e custo computacional comparáveis aos do algoritmo LRU. Para uma memória cache de segundo nível com 2-Mbytes e 8-way associative, a área adicional requerida é da ordem de 0,61% de bits adicionais. O algoritmo proposto foi simulado no SimpleScalar e comparado com o algoritmo LRU utilizando-se os benchmarks SPEC CPU2000. / This work presents a study about cache line replacement problem for microprocessors. Inspired in the Information Entropy concept stated by Claude E. Shannon in 1948, this work proposes a novel heuristic to replace cache lines in microprocessors. The major goal is to capture the referential locality of programs and to reduce the miss rate for cache access during programs execution. The proposed algorithm, Entropy, employs that new entropy heuristic to estimate the chances of a cache line to be referenced after it has been loaded into cache. A novel decay function has been introduced to optimize its operation. Results show that Entropy could reduce miss rate up to 50.41% in comparison to LRU. This work also proposes a hardware implementation which keeps computation and complexity costs comparable to the most employed algorithm, LRU. To a 2-Mbytes and 8-way associative cache memory, the required storage area is 0.61% of the cache size. The Entropy algorithm was simulated using SimpleScalar ISA simulator and compared to LRU using SPEC CPU2000 benchmark programs.

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / This dissertation proposes a methodology for alarm processing aiming to solve the fault section estimation in electrical power system. The main motivation for this study is the fact that operators of control centers being subject to information overload during great contingencies. Accordingly, this work aims to support the operator decisions in order to enhance the service reliability and reduce the power restoration time. The approach integrates a legacy SCADA interpretation system working together with a new network topology processor to determine the protection alarms (circuit breakers, switches, protective relays and protection logical schemes), and the set of disconnected equipment after occurrence of fault. The fault diagnosis has been treated as an optimization problem, solved through two stages: event classification at equipment level, based on Bayes s Theorem; and the fault section estimation, which is formulated as a mixed integer programming problem, using the commercial software CPLEX to solve instances. The developed approach also identifies the malfunctioned protective devices as well the missing and false alarms. Possible fault scenarios were considered in part of a real Brazilian power system to validate the methodology. The results show that the proposed approach can find the optimal solution even in case of multiple faults or in case of failure of protection devices. / Esta dissertação propõe uma metodologia para o processamento de alarmes visando à estimação de secção em falta em sistemas elétricos de potência. A principal motivação para este estudo reside no fato de os operadores dos centros de controle estarem sujeitos a sobrecarga de informação durante grandes contingências. Deste modo, o trabalho pretende auxiliar o operador na tomada de decisão, favorecendo a confiabilidade do serviço e a redução do tempo de reestabelecimento. A abordagem integra a interpretação de dados históricos do SCADA em conjunto com um novo configurador de redes para determinar os alarmes de proteção (disjuntores, chaves seccionadoras, relés de proteção e esquemas lógicos de proteção), e o conjunto de equipamentos desligados após a falta. O diagnóstico sobre a falta é tratado como um problema de otimização, resolvido por meio de duas etapas: classificação de eventos em nível de equipamento, fundamentado no Teorema de Bayes; e a estimação da secção em falta, formulada como um problema de programação inteira mista, empregando o otimizador comercial CPLEX para resolver as instâncias. A abordagem proposta também identifica o mau funcionamento de dispositivos de proteção, bem como os alarmes falsos e falhos. Possíveis cenários de falta foram considerados em parte de um sistema de potência real brasileiro a fim de validar a metodologia. Os resultados mostram que a abordagem pode encontrar a solução ótima, mesmo em casos de múltiplas faltas ou em casos de falha em dispositivos de proteção.

Este trabalho trata da análise elástico-linear de pavimentos de edifícios de concreto armado em laje nervurada e, em especial, lajes lisas com vigas nas bordas. Inicialmente desenvolve-se um pré-processador dedicado a esse sistema estrutural com todas as facilidades que permitem sua modelagem rápida e eficiente. Os dados de entrada são baseados quase que exclusivamente no fornecimento dos contornos dos capitéis e do pavimento, sendo que este último é discretizado em segmentos retilíneos que devem ser paralelos aos eixos do sistema cartesiano. Com um mínimo de informações, esse pré-processador executa a montagem do arquivo de dados, definindo automaticamente elementos de barra para as nervuras, elementos de placa para os capitéis e realizando todos os ajustes necessários para a modelagem do pavimento a ser analisado com a utilização de um sistema em Elementos Finitos. Com a utilização dessa ferramenta, desenvolve-se um estudo de alguns casos de pavimentos típicos, objetivando-se, em especial, uma comparação entre a análise através de elementos de barra e placa e o procedimento simplificado de se considerar apenas elementos finitos de placa com rigidez equivalente. Para facilitar a análise dos resultados apresenta-se um pós-processador que permite a visualização tridimensional dos esforços solicitantes e deslocamentos obtidos. / This work deals with the linearly elastic analysis of reinforced concrete building floors in waffle slab, emphasizing flat slabs with beams at the edges. lnitially it is developed a pre-processor dedicated to this structural system, with all facilities that allows a quick and efficient modeling. The input data are based on the supplying of the the drop-panels and the floor contours, and this last one is discretized in right segments that must be parallel with the axes of the Cartesian system. With few informations, this pre-processor performs the assemblage data files, defining automatically bar elements to the ribs, plate elements to the drop-panels and realizing all the necessary adjustments in the model to be analyzed by a Finite Element system. With the utilization of the mentioned tool, it is presented a study of some typical floors, enhancing a comparison between the analysis using bar and plate elements and the simplified process with equivalent rigidity plate elements. In order to facilitate the analysis of the results it is also presented a pos-processor that allows a tridimensional visualization of internal forces and displacements.

Made available in DSpace on 2015-04-11T14:03:12Z (GMT). No. of bitstreams: 1 DISSERTACAO - WANDERSON ROGER.pdf: 2032449 bytes, checksum: f75ada58e34bb5da29e9716bc5899cab (MD5) Previous issue date: 2009-04-30 / Fundação de Amparo à Pesquisa do Estado do Amazonas / In the development of the design of embedded systems several factors must be led in account, such as: physical size, weight, mobility, energy consumption, memory, cooling, security requirements, trustiness and everything ally to a reduced cost and of easy utilization. But, on the measure that the systems become more heterogeneous they admit major complexity in its development. There are several techniques to optimize the execution time and power usage in embedded systems. One of these techniques is the code compression, however, most existing proposals focus on decompress and they assume that the code is compressed in compilation time. Therefore, this work proposes the development of an specific architecture, with its prototype in hardware (using VHDL and FPGAs), special for the process of compression/decompression code. Thus, it is proposed a technique called PDCCM (Processor Memory Cache Compressor Decompressor). The results are obtained via simulation and prototyping. In the analysis, benchmark programs such as MiBench had been used. Also a method of compression, called of MIC was considered (Middle Instruction Compression), which was compared with the traditional Huffman compression method. Therefore, in the architecture PDCCM the MIC method showed better performance in relation to the Huffman method for some programs of the MiBench analyzed that are widely used in embedded systems, resulting in 26% less of the FPGA logic elements, 71% more in the frequency of the clock MHz and in the 36% plus on the compression of instruction compared with Huffman, besides allowing the compression/decompression in time of execution. / No desenvolvimento do projeto de sistemas embarcados vários fatores têm que ser levados em conta, tais como: tamanho físico, peso, mobilidade, consumo de energia, memória, refrescância, requisitos de segurança, confiabilidade e tudo isso aliado a um custo reduzido e de fácil utilização. Porém, à medida que os sistemas tornam-se mais heterogêneos os mesmos admitem maior complexidade em seu desenvolvimento. Existem diversas técnicas para otimizar o tempo de execução e o consumo de energia em sistemas embarcados. Uma dessas técnicas é a compressão de código, não obstante, a maioria das propostas existentes focaliza na descompressão e assumem que o código é comprimido em tempo de compilação. Portanto, este trabalho propõe o desenvolvimento de uma arquitetura, com respectiva prototipação em hardware (usando VHDL e FPGAs), para o processo de compressão/descompressão de código. Assim, propõe-se a técnica denominada de PDCCM (Processor Decompressor Cache Compressor Memory). Os resultados são obtidos via simulação e prototipação. Na análise usaram-se programas do benchmark MiBench. Foi também proposto um método de compressão, denominado de MIC (Middle Instruction Compression), o qual foi comparado com o tradicional método de compressão de Huffman. Portanto, na arquitetura PDCCM o método MIC apresentou melhores desempenhos computacionais em relação ao método de Huffman para alguns programas do MiBench analisados que são muito usados em sistemas embarcados, obtendo 26% a menos dos elementos lógicos do FPGA, 71% a mais na freqüência do clock em MHz e 36% a mais na compressão das instruções comparando com o método de Huffman, além de permitir a compressão/descompressão em tempo de execução.