La culture cellulaire in vitro a toujours motivé les scientifiques pour découvrir de nouveaux médicaments, explorer de nouvelles thérapies et pour mieux comprendre la biologie cellulaire. Cependant, la culture cellulaire requiert un environnement très bien contrôlé, d'où l'émergence des incubateurs cellulaires commerciaux. Ceci dit, la recherche scientifique requiert l'observation en continu du développement cellulaire dans un environnement contrôlé. Bien que plusieurs approches soient disponibles afin de miniaturiser des instruments pour les intégrer dans un incubateur, peu d'approches ont été abordées avec succès pour miniaturiser un micro-incubateur et l'intégrer dans des systèmes de contrôle. Ainsi, le parallélisme présent dans un système à base de FPGA ajouté à la puissance de calcul des processeurs motive l'intégration d'un système de contrôle de micro-incubateur sur une même puce. La volonté de miniaturiser et d'intégrer plusieurs sous-systèmes de contrôle dans un même système embarqué motive d'autant plus l'utilisation d'une architecture Zynq UltraScale+. Ces travaux de recherche permettent d'intégrer le contrôle d'un micro-incubateur sur une architecture Zynq UltraScale+, de développer une interface graphique conviviale permettant l'observation et le contrôle d'un système de micro-incubateur et, finalement, de tester et valider le fonctionnement de l'implémentation des différents sous-systèmes de contrôle du micro-incubateur. Le développement des éléments de contrôle du micro-incubateur s'effectue à l'aide des outils de Xilinx. Ceux-ci permettent de développer le code VHDL, le code des processeurs temps réels et de compiler un système d'exploitation Linux personnalisé. L'interface graphique est développée avec l'outil QtCreator et intégrée sur le système d'exploitation Linux. Une carte de développement Ultra96 et des cartes électroniques connexes permettent de valider le fonctionnement de l'implémentation du contrôle du micro-incubateur. Toutes les composantes du contrôle du micro-incubateur sont validées en simulation VHDL, intégrées sur la carte Ultra96 et testées. L'interface graphique développée sur le système d'exploitation Linux communique de manière efficace avec les processeurs temps réels afin de permettre le contrôle et l'observation des différents sous-systèmes. / The in vitro cell culture has always motivated scientists to discover new drugs, explore new therapies or for a better understanding of cell biology. However, cell culture requires a very well controlled environment, hence the emergence of commercial cell incubators. Thus, research in this field requires the continuous observation of cell development in a controlled environment, among others. Although several approaches were available to miniaturize tools used in biological research to be integrated into an incubator, few approaches have been successfully addressed to miniaturize a micro-incubator to be integrated into a biological sensor. Thus, the parallelism of an FPGA-based system in addition to the computing performances were key elements for the integration of a micro-incubator control system on the same FPGA. In addition, the miniaturization and integration of several control subsystems in a single on-board systems were a key element to use a Zynq UltraScale + architecture. In this research work we aim to integrate the control system of a micro-incubator on a Zynq UltraScale + architecture and to develop a user-friendly graphical interface to observe and to control of a micro-incubator system. Finally, we aim to test and validate our implementations of the various micro-incubator control subsystems. The development of the micro-incubator's control elements is carried out using Xilinx tools. These allow to develop the VHDL code, the code for real-time processors and to compile a custom Linux operating system. The graphical interface was developed with the QtCreator tool and integrated into the Linux operating system. An Ultra96 development board and related electronic boards were used to validate the operation of the micro-incubator control implementation. All the micro-incubator control components were validated in VHDL simulation, integrated in the Ultra96 card and tested. The graphical interface developed on the Linux operating system communicates with the real-time processors in order to control and to observe various subsystems' behavior.

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Un réseau logique de Markov est formé de clauses en logique du premier ordre auxquelles sont associés des poids. Cette thèse propose plusieurs méthodes pour l'apprentissage de la structure de réseaux logiques de Markov (MLN) à partir de données relationnelles. Ces méthodes sont de deux types, un premier groupe reposant sur les techniques de propositionnalisation et un second groupe reposant sur la notion de Graphe des Prédicats. L'idée sous-jacente aux méthodes à base de propositionnalisation consiste à construire un jeu de clauses candidates à partir de jeux de littéraux dépendants. Pour trouver de tels jeux, nous utilisons une méthode de propositionnalisation afin de reporter les informations relationnelles dans des tableaux booléens, qui serviront comme tables de contingence pour des test de dépendance. Nous avons proposé deux méthodes de propositionnalisation, pour lesquelles trois algorithmes ont été développés, qui couvrent les problèmes d'appprentissage génératif et discriminant. Nous avons ensuite défini le concept de Graphe des Prédicats qui synthétise les relations binaires entre les prédicats d'un domaine. Des clauses candidates peuvent être rapidement et facilement produites en suivant des chemins dans le graphe puis en les variabilisant. Nous avons développé deux algorithmes reposant sur les Graphes des Prédicats, qui couvrent les problèmes d'appprentissage génératif et discriminant.

Un réseau logique de Markov est formé de clauses en logique du premier ordre auxquelles sont associés des poids. Cette thèse propose plusieurs méthodes pour l’apprentissage de la structure de réseaux logiques de Markov (MLN) à partir de données relationnelles. Ces méthodes sont de deux types, un premier groupe reposant sur les techniques de propositionnalisation et un second groupe reposant sur la notion de Graphe des Prédicats. L’idée sous-jacente aux méthodes à base de propositionnalisation consiste à construire un jeu de clauses candidates à partir de jeux de littéraux dépendants. Pour trouver de tels jeux, nous utilisons une méthode de propositionnalisation afin de reporter les informations relationnelles dans des tableaux booléens, qui serviront comme tables de contingence pour des test de dépendance. Nous avons proposé deux méthodes de propositionnalisation, pour lesquelles trois algorithmes ont été développés, qui couvrent les problèmes d’appprentissage génératif et discriminant. Nous avons ensuite défini le concept de Graphe des Prédicats qui synthétise les relations binaires entre les prédicats d’un domaine. Des clauses candidates peuvent être rapidement et facilement produites en suivant des chemins dans le graphe puis en les variabilisant. Nous avons développé deux algorithmes reposant sur les Graphes des Prédicats, qui couvrent les problèmes d’appprentissage génératif et discriminant. / A Markov Logic Network is composed of a set of weighted first-order logic formulas. In this dissertation we propose several methods to learn a MLN structure from a relational dataset. These methods are of two kinds: methods based on propositionalization and methods based on Graph of Predicates. The methods based on propositionalization are based on the idea of building a set of candidate clauses from sets of dependent variable literals. In order to find such sets of dependent variable literals, we use a propositionalization technique to transform relational information in the dataset into boolean tables, that are then provided as contingency tables for tests of dependence. Two propositionalization methods are proposed, from which three learners have been developed, that handle both generative and discriminative learning. We then introduce the concept of Graph of Predicates, which synthethises the binary relations between the predicates of a domain. Candidate clauses can be quickly and easily generated by simply finding paths in the graph and then variabilizing them. Based on this Graph, two learners have been developed, that handle both generative and discriminative learning.

Dans cette thèse, nous abordons deux problèmes soulevés par les systèmes distribués décentralisés - le placement de réseaux logiques de façon compatible avec le réseau physique sous-jacent et la construction de cohortes d'éditeurs pour dans les systèmes d'édition collaborative. Bien que les réseaux logiques (overlay networks) été largement étudiés, la plupart des systèmes existant ne prennent pas ou prennent mal en compte la topologie du réseau physique sous-jacent, alors que la performance de ces systèmes dépend dans une grande mesure de la manière dont leur topologie logique exploite la localité présente dans le réseau physique sur lequel ils s'exécutent. Pour résoudre ce problème, nous proposons dans cette thèse Fluidify, un mécanisme décentralisé pour le déploiement d'un réseau logique sur une infrastructure physique qui cherche à maximiser la localité du déploiement. Fluidify utilise une stratégie double qui exploite à la fois les liaisons logiques d'un réseau applicatif et la topologie physique de son réseau sous-jacent pour aligner progressivement l'une avec l'autre. Le protocole résultant est générique, efficace, évolutif et peut améliorer considérablement les performances de l'ensemble. La deuxième question que nous abordons traite des plates-formes d'édition collaborative. Ces plates-formes permettent à plusieurs utilisateurs distants de contribuer simultanément au même document. Seuls un nombre limité d'utilisateurs simultanés peuvent être pris en charge par les éditeurs actuellement déployés. Un certain nombre de solutions pair-à-pair ont donc été proposées pour supprimer cette limitation et permettre à un grand nombre d'utilisateurs de collaborer sur un même document sans aucune coordination centrale. Ces plates-formes supposent cependant que tous les utilisateurs d'un système éditent le même jeu de document, ce qui est peu vraisemblable. Pour ouvrir la voie à des systèmes plus flexibles, nous présentons, Filament, un protocole décentralisé de construction de cohorte adapté aux besoins des grands éditeurs collaboratifs. Filament élimine la nécessité de toute table de hachage distribuée (DHT) intermédiaire et permet aux utilisateurs travaillant sur le même document de se retrouver d'une manière rapide, efficace et robuste en générant un champ de routage adaptatif autour d'eux-mêmes. L'architecture de Filament repose sur un ensemble de réseaux logiques auto-organisées qui exploitent les similarités entre jeux de documents édités par les utilisateurs. Le protocole résultant est efficace, évolutif et fournit des propriétés bénéfiques d'équilibrage de charge sur les pairs impliqués. / In this thesis, we address two issues in the area of decentralized distributed systems: network-aware overlays and collaborative editing. Even though network overlays have been extensively studied, most solutions either ignores the underlying physical network topology, or uses mechanisms that are specific to a given platform or applications. This is problematic, as the performance of an overlay network strongly depends on the way its logical topology exploits the underlying physical network. To address this problem, we propose Fluidify, a decentralized mechanism for deploying an overlay network on top of a physical infrastructure while maximizing network locality. Fluidify uses a dual strategy that exploits both the logical links of an overlay and the physical topology of its underlying network to progressively align one with the other. The resulting protocol is generic, efficient, scalable and can substantially improve network overheads and latency in overlay based systems. The second issue that we address focuses on collaborative editing platforms. Distributed collaborative editors allow several remote users to contribute concurrently to the same document. Only a limited number of concurrent users can be supported by the currently deployed editors. A number of peer-to-peer solutions have therefore been proposed to remove this limitation and allow a large number of users to work collaboratively. These decentralized solution assume however that all users are editing the same set of documents, which is unlikely to be the case. To open the path towards more flexible decentralized collaborative editors, we present Filament, a decentralized cohort-construction protocol adapted to the needs of large-scale collaborative editors. Filament eliminates the need for any intermediate DHT, and allows nodes editing the same document to find each other in a rapid, efficient and robust manner by generating an adaptive routing field around themselves. Filament's architecture hinges around a set of collaborating self-organizing overlays that utilizes the semantic relations between peers. The resulting protocol is efficient, scalable and provides beneficial load-balancing properties over the involved peers.

Le chiffrement d'une communication sur un canal quelconque pose un problème de taille. Un émetteur doit en effet transmettre au récepteur une information lui permettant de décoder une communication chiffrée. Le canal d'information n'étant souvent pas physiquement sécurisé, cette information préliminaire doit être transmise sans que les interlocuteurs n'aient à se soucier qu'un autre acteur puisse intercepter cette information. Différents algorithmes ont été développés afin de rendre possible cet échange préliminaire. Parmi les algorithmes communéments utilisés, la cryptographie à courbe elliptique permet de maximiser la sécurité d'une communication avec un minimum d'échange préliminaire d'information. La cryptographie à courbe elliptique repose sur la multiplication d'un point sur cette courbe par un scalaire. Cette opération est relativement lourde au niveau logiciel. Le développement d'un co-processeur spécialisé pour cette opération devient alors pertinent. Ce mémoire résume le développement de pareil co-processeur. Ce dernier a été développé sur FPGA en minimisant les ressources logiques utilisées tout en maximisant la fréquence d'horloge opérationnelle. De plus, le nombre d'opérations sur la courbe elliptique a été minimisé en représentant l'entier multipliant le point sur la courbe elliptique sous sa forme numérique ω-NAF. Ce mémoire propose également une façon inédite pour générer aléatoirement un entier sous sa forme ω-NAF en minimisant les ressources logiques nécessaires pour pareille opération. / The encryption of a communication on a given channel may appear hazardous. An interlocutor must transmit to another one enough information allowing both interlocutors to encrypt or decrypt the communication. Since the communication channel is visible to potentially malicious actors, this preliminary information must be exchanged without worrying about others intercepting it. Several algorithms were developed making that exchange possible. Among the most commonly used algorithms, elliptic curve cryptography provides the highest strength per bit. Elliptic curve cryptography is based on the multiplication of a point on this curve by a scalar. This operation is relatively complex when implemented in software. The use of a specialized co-processor becomes an interesting approach to perform this operation. This thesis describes the development of such a co-processor. It has been developed targeting a FPGA, minimizing the use of logical resources while maximizing the operating frequency. Moreover, the number of operations on the elliptic curve have been minimized by representing the scalar multiplying the point of the elliptic curve in its ω-NAF form. A method randomly generating an integer in its ω-NAF representation is also proposed. This method can be implemented in hardware using a minimum of logical resources.

Les techniques des directions d’arrivée (DOA) sont une voie prometteuse pour accroitre la capacité des systèmes et les services de télécommunications en permettant de mieux estimer le canal radio-mobile. Elles permettent aussi de suivre précisément des usagers cellulaires pour orienter les faisceaux d’antennes dans leur direction. S’inscrivant dans ce contexte, ce présent mémoire décrit étape par étape l’implémentation de l’algorithme de haut niveau MUSIC (MUltiple SIgnal Classification) sur une plateforme FPGA afin de déterminer en temps réel l’angle d’arrivée d’une ou des sources incidentes à un réseau d’antennes. Le concept du prototypage rapide des lois de commande (RCP) avec les outils de XilinxTM System generator (XSG) et du MBDK (Model Based Design Kit) de NutaqTM est le concept de développement utilisé. Ce concept se base sur une programmation de code haut niveau à travers des modèles, pour générer automatiquement un code de bas niveau. Une attention particulière est portée sur la méthode choisie pour résoudre le problème de la décomposition en valeurs et vecteurs propres de la matrice complexe de covariance par l’algorithme de Jacobi. L’architecture mise en place implémentant cette dernière dans le FPGA (Field Programmable Gate Array) est détaillée. Par ailleurs, il est prouvé que MUSIC ne peut effectuer une estimation intéressante de la position des sources sans une calibration préalable du réseau d’antennes. Ainsi, la technique de calibration par matrice G utilisée dans ce projet est présentée, en plus de son modèle d’implémentation. Enfin, les résultats expérimentaux du système mis à l’épreuve dans un environnement réel en présence d’une source puis de deux sources fortement corrélées sont illustrés et analysés. / The techniques of Directions of Arrival (DOA) are a promising way to increase the capacity of systems and telecommunications services to better estimate the mobile-radio channel. They allow precise monitoring of cellular users to orient the antenna beams at them. Therefore, in this context, this paper describes step by step implementation of the high-level algorithm MUSIC (Multiple SIgnal Classification) on an FPGA platform to determine in real time the angle of arrival of one or incident sources to an antenna array. The Rapid Control Prototyping (RCP) with the tools of XilinxTM System generator (XSG) and MBDK (Model Based Design Kit) of NutaqTM is the development concept used. This concept is based on a high level programming code through models, to automatically generate a low-level code. A special attention is devoted to the method chosen to solve the eigenvalues decomposition problem for the complex autocorrelation matrix by Jacobi algorithm. The architecture designed implementing it in FPGA (Field Programmable Gate Array) is detailed. Furthermore, it is proved that MUSIC can perform an interesting estimate of the position of the sources without prior calibration of the antenna array. Thus, the calibration technique G matrix used in this project is presented, in addition to the implementation model. Finally, the experimental results of the system tested in a real environment in the presence of one source then two highly correlated sources are illustrated and analyzed.

Ce mémoire est consacré à la parallélisation d'un algorithme d'assemblage d'ADN de type de novo sur différentes plateformes matérielles, soit les processeurs multicoeurs et les accélérateurs de type FPGA. Plus précisément, le langage OpenCL est utilisé pour accélérer l'algorithme dont il est question, et de permettre un comparatif direct entre les les plateformes. Cet algorithme est d'abord introduit, puis son implémentation originale, développée pour une exécution sur une grappe de noeuds, est discutée. Les modifications apportées à l'algorithme dans le but de faciliter la parallélisation sont ensuite divulgées. Ensuite, le coeur du travail est présenté, soit la programmation utilisant OpenCL. Finalement, les résultats sont présentés et discutés.

Titre de l'écran-titre (visionné le 24 juillet 2023) / Cette maîtrise a pour objectif de développer et implanter un algorithme sur FPGA afin de faire l'acquisition et l'autocorrection d'interférogrammes provenant d'un interféromètre à double peigne de fréquences optiques. Les signaux optiques de chacun des peignes sont asservis au moyen de plateformes FPGA qui effectuent des boucles d'asservissement de phase de type PLL. Les phases résiduelles non corrigées sont transmises à la plateforme de correction. L'algorithme de correction consiste en une étape de précorrection à l'aide des signaux de phase précédemment transmis, puis en une étape d'autocorrection. Cette dernière est basée sur l'extraction des paramètres de correction à partir du signal lui-même, au moyen de corrélations croisées sur les portions centrales des interférogrammes. Les sources optiques étant suffisamment stabilisées, une correction de phase et une troncature sont suffisantes pour moyenner de façon cohérente les interférogrammes à l'intérieur d'un FPGA. Cela permet d'enregistrer plus longtemps et ainsi améliorer le rapport signal sur bruit de la mesure. Des mesures spectroscopiques de H¹²C¹⁴N sont prises an de valider les résultats de l'algorithme. Un SNR de 50923 est atteint avec un temps de mesure de 55.4 secondes. La figure de mérite est calculée à 5.55 × 10⁶ et est à une facteur 5 de la valeur maximale théorique pour les conditions expérimentales. La mesure spectroscopique correspond à la courbe théorique provenant de la base de données HITRAN avec une différence de l'ordre de 0.49%, provenant principalement des asymétries de Fano.

Malgré tous leurs avantages, les spectromètres par transformation de Fourier (FTS, de Fourier Transform Spectrometer) imageurs présentent un désavantage marqué par rapport aux autres technologies de spectromètres. Comme leur nom l'indique, on doit effectuer une transformée de Fourier sur les données brutes pour en extraire les spectres. Pour les instruments dotés d'un seul pixel, ce n'est plus un problème, grâce à l'algorithme de transformée de Fourier rapide (FFT) combiné aux ordinateurs modernes. Par contre, pour un FTS imageur équipé d'une large matrice de détecteurs (i.e. 320x256 pixels), la quantité de données à traiter peut vite devenir trop lourde pour la plupart des ordinateurs modernes, particulièrement si on désire faire le tout en temps réel. Une architecture de type SoC (système sur une puce - System On a Chip) sur réseau prédiffusé programmable par l'utilisateur (FPGA - Field Programmable Gate Array) est présenté dans ce mémoire. Cette architecture est capable de faire le traitement en temps réel de données provenant d'un FTS imageur. Par exemple, il est possible de faire du moyennage de plusieurs hypercubes, la transformation de Fourier rapide, du rognage spectral, de même que la calibration radiométrique, le tout à une vitesse atteignant 34 mégapoints par seconde (Mpts/s). Les calculs faits sur le FPGA n'ont pas le même niveau d'exactitude que ceux fait sur un PC avec des nombres à virgule flottante de 64 bits. Par contre, l'erreur introduite par l'utilisation de nombres en points fixes sur le FPGA ne dégrade pas le niveau de bruit d'un FTS imageur opérant dans la bande Long Wave (LVV) de plus de 10 %.