Divers domaines d'application des systèmes électroniques, comme par exemple les implants médicaux ou les puces cryptographiques pour appareils portables, exigent à la fois une très faible puissance dissipée et un niveau de fiabilité très élevé. De plus, comme la miniaturisation des technologies CMOS approche ses limites ultimes, ces exigences deviennent nécessaires pour l'ensemble de l'industrie de microélectronique. En effet, en approchant ces limites les problèmes de la dissipation de puissance, du rendement de fabrication et de la fiabilité des composants empirent, rendant la poursuite de miniaturisation nanometric de plus en plus difficile. Ainsi, avant que ces problèmes bloquent le progrès technologique, des nouvelles solutions au niveau du processus de fabrication et du design sont exigées pour maintenir la puissance dissipée, le rendement de fabrication et la fiabilité à des niveaux acceptables. Le projet de thèse visé le développant des architectures tolérant aux fautes capables de répondre à ces défis pour les technologies de fabrication CMOS présentes et à venir. Ces architectures devraient permettre d'améliorer le rendement de fabrication et la fiabilité et réduire en même temps la puissance dissipée des composants électroniques. Elles conduiraient en une innovation majeure, puisque les architectures tolérant aux fautes traditionnelles permettraient d'améliorer le rendement de fabrication et la fiabilité des composants électroniques aux dépens d'une pénalité significative en puissance consommée.

Divers domaines d'application des systèmes électroniques, comme par exemple les implants médicaux ou les puces cryptographiques pour les appareils portables, exigent à la fois une très faible puissance consommé et un niveau de fiabilité très élevé. De plus, comme la miniaturisation des technologies CMOS s'approche de ses limites ultimes, ces exigences deviennent nécessaires pour l'ensemble de l'industrie de microélectronique. En effet, en approchant ces limites les problèmes de la dissipation de puissance, du rendement de fabrication et de la fiabilité des composants empirent, rendant la poursuite de miniaturisation nanométriques de plus en plus difficile. Ainsi, avant que ces problèmes bloquent le progrès technologique, des nouvelles solutions au niveau du processus de fabrication et du design sont exigées pour maintenir la puissance dissipée, le rendement de fabrication et la fiabilité à des niveaux acceptables. Le projet de thèse vise le développement des architectures tolérantes aux fautes capables de répondre à ces défis pour les technologies de fabrication CMOS présentes et à venir. Ces architectures devraient permettre d'améliorer le rendement de fabrication et la fiabilité et de réduire en même temps la puissance dissipée des composants électroniques. Elles conduiraient en une innovation majeure, puisque les architectures tolérant aux fautes traditionnelles permettraient d'améliorer le rendement de fabrication et la fiabilité des composants électroniques aux dépens d'une pénalité significative en puissance consommée.

Divers domaines d'application des systèmes électroniques, comme par exemple les implants médicaux ou les puces cryptographiques pour les appareils portables, exigent à la fois une très faible puissance consommé et un niveau de fiabilité très élevé. De plus, comme la miniaturisation des technologies CMOS s'approche de ses limites ultimes, ces exigences deviennent nécessaires pour l'ensemble de l'industrie de microélectronique. En effet, en approchant ces limites les problèmes de la dissipation de puissance, du rendement de fabrication et de la fiabilité des composants empirent, rendant la poursuite de miniaturisation nanométriques de plus en plus difficile. Ainsi, avant que ces problèmes bloquent le progrès technologique, des nouvelles solutions au niveau du processus de fabrication et du design sont exigées pour maintenir la puissance dissipée, le rendement de fabrication et la fiabilité à des niveaux acceptables. Le projet de thèse vise le développement des architectures tolérantes aux fautes capables de répondre à ces défis pour les technologies de fabrication CMOS présentes et à venir. Ces architectures devraient permettre d'améliorer le rendement de fabrication et la fiabilité et de réduire en même temps la puissance dissipée des composants électroniques. Elles conduiraient en une innovation majeure, puisque les architectures tolérant aux fautes traditionnelles permettraient d'améliorer le rendement de fabrication et la fiabilité des composants électroniques aux dépens d'une pénalité significative en puissance consommée. / Various applications of electronic systems, such as medical implant devices, or cryptographic chips for potable devices require both lower power dissipation and higher level of reliability. Moreover, as silicon-based CMOS technologies are fast approaching their ultimate limits, these requirements become necessary for the entire microelectronics industry. Indeed, by approaching these limits, power dissipation, fabrication yield, and reliability worsen steadily making further nanometric scaling increasingly difficult. Thus, before reaching these limits, these problems could become show-stoppers unless new techniques are introduced to maintain acceptable levels of power dissipation, fabrication yield and reliability. This thesis aims to develop a fault tolerant architecture for logic designs that conciliates the above contradictory challenges and provides a global solution to the yield, reliability and power dissipation issues in current and future nanometric technologies. The proposed fault tolerant architecture is expected to improve the fabrication yield and reliability while reducing the power dissipation of electronic components. It leads a breakthrough, since traditional fault-tolerant architectures introduce significant area and power penalties.

Les commutateurs capacitifs MEMS (MicroElectroMechanical System) RF présentent un intérêt maintenant bien connu dans le domaine des micro-ondes pour satisfaire de nombreuses applications (spatiales, automobiles, téléphonie mobile). Ils permettent de rendre reconfigurable les modules hautes fréquences sans tous les inconvénients des composants actifs (fortes pertes, isolation limitée, bruit ...). Cependant, beaucoup de problèmes restent irrésolus comme la fiabilité des diélectriques, la tenue en puissance et le rendement de fabrication. De ce fait, ils ralentissent l'industrialisation de tels composants. De fortes connaissances dans les domaines multi-physiques (micro-onde, mécanique, thermique, procédé) sont essentielles afin d'améliorer les commutateurs MEMS RF capacitifs. Des efforts ont déjà été réalisés au niveau de la topologie, de la fiabilité des diélectriques et du procédé technologique. Ce dernier n'est pas encore assez optimisé pour obtenir des structures fonctionnelles avec de meilleures performances et reproductibilité. Le sujet principal de ce travail de thèse traite de l'optimisation du procédé de fabrication des commutateurs RF capacitifs à tenue en puissance améliorée et également de leur intégration dans un synthétiseur d'impédances pour des applications en bande K. La première partie montre le procédé classique de fabrication et ses principales améliorations. Des études sur la couche sacrificielle et sur la méthode de libération ont permis d'augmenter les performances RF et le rendement technologique. De plus, de nouveaux diélectriques (fluorure de strontium et nitrure de silicium dopé par des nanotubes de carbone) ont été testés dans le but d'accroître la durée de vie des commutateurs. La relation entre la puissance appliquée et la température qu'elle génère est décrite dans le second chapitre. Des caractérisations ont été réalisées pour comprendre les comportements mécaniques sous stress, qui peut être notamment provoqué par des mesures de puissance ou par un environnement hostile. Grâce à une caméra infrarouge (IR), l'échauffement dû à la puissance a été déterminé. Des solutions ont été trouvées et étudiées pour absorber ou prévenir les déformations sous un stress thermique. Finalement, toutes ces optimisations et ces études ont été appliquées à un circuit de puissance : un tuner d'impédance, qui est composé de six commutateurs. Sa topologie, sa fabrication et ses caractérisations constitue le troisième et dernier chapitre.