Avec une introduction pour le nœud technologique 28nm, l’architecture FDSOI planaire devient une alternative intéressante pour adresser les marchés microélectroniques nécessitant une faible voire très faible consommation d’énergie. Elle se différencie principalement grâce à sa technologie de polarisation arrière, dite Back-Bias, afin de moduler la tension de seuil des transistors avec une grande efficacité. Cette modulation permet alors d’adapter le fonctionnement du circuit pour augmenter les performances ou diminuer la consommation. En plus de l’utilisation de film de SOI minces propre à l’architecture, les substrats FDSOI nécessite l’intégration d’oxydes enterrés minces afin de rendre possible la modulation de tension de seuil. Dans ce manuscrit, nous présentons une étude de la fiabilité des oxydes enterrés minces à travers un ensemble de caractérisations électriques et physico-chimiques dans le but d’évaluer leur durée de vie et l’impact de leur dégradation sur les dispositifs. Dans un premier temps, nous donnerons les éléments nécessaires à la compréhension de la dégradation des oxydes dans un contexte d’applications microélectroniques. Les phénomènes évoqués seront alors appliqués aux oxydes enterrés à travers différentes méthodes de caractérisation. Dans un second temps, nous ferons un état de l’art de la fabrication des substrats FDSOI et comparons ainsi la qualité des UTBOX à un oxyde thermique SiO2 de référence par l’intermédiaire de la mesure de charge au claquage (QBD). Plusieurs optimisations seront alors proposées et évaluées pour améliorer cette fiabilité. Ensuite, à partir d’un suivi de la dégradation du volume de l’oxyde et des interfaces, nous chercherons à expliquer le vieillissement de ces oxydes en le rattachant au modèle de percolation. Enfin, nous évaluerons la fiabilité de transistors FDSOI et mesurerons l’impact de la dégradation de l’interface arrière sur leur fonctionnement. Lors de cette étude, nous ferons une comparaison de la fiabilité entre des dispositifs non-contraints et des dispositifs intégrant un canal de silicium contraint en tension réalisés sur des substrats sSOI. Les substrats sSOI sont prévus pour être utilisés sur un nœud technologique 10nm afin d’augmenter la performance des transistors NMOS. / With his introduction on a 28nm technology node, planar FDSOI becomes an excellent architecture to address Low-Power and Ultra-Low Power applications. One of the most interesting technologies is back-bias which enables strong multi-Vth management in order to increase performance or decrease power consumption. Thus, in addition to thin silicon film, FDSOI wafers integrate thin buried oxide to enable this Back-Bias technology. This manuscript presents the study of the reliability of UTBOX thorough electrical and physical characterizations in order to evaluate their lifetime and the impact of their degradation on the devices. First, we will talk about basics of oxide reliability applied to ultra-thin buried oxides and electrical characterization tools used to monitor their wear-out. Second, we describe state-of-the-art processes for FDSOI substrate fabrication and compare the reliability of UTBOX to thermal SiO2, especially by charge-to-breakdown measurements (QBD). By this way, several optimizations have been proposed to improve this reliability. Then, we have monitored bulk oxide and interface degradation of UTBOX to understand, explain and model the wear-out mechanism evolved in the percolation model of buried oxides. Finally, we present the degradation of the back interface and the impact on the characteristics of the transistor. In this context, we also compare standard unstrained FDSOI devices with tensely-strained FDSOI devices from sSOI substrates. This substrate is planned to take part of the 10nm FDSOI technology node in order to increase the performance of NMOS transistors.

Neste trabalho é apresentado um estudo do efeito da tensão mecânica uniaxial e biaxial no ruído de baixa frequência nos transistores SOI planares e tridimensionais (MuGFETs de porta tripla) com diferentes orientações cristalográficas, além de um estudo das características analógicas nos transistores planares e tipo MuGFET de porta tripla. Nos transistores planares, o estudo do ruído de baixa frequência demonstrou uma melhora para os transistores tensionados no regime de saturação, independente do comprimento de canal, entretanto para a região linear, a tensão mecânica somente reduziu o ruído para um comprimento de canal pequeno (160nm). Nas características analógicas, foi utilizado o recurso da simulação numérica bidimensional para obtenção dos resultados. Os resultados mostram que os transistores tensionados são capazes de promover um melhor desempenho na transcondutância, na ordem de um aumento no mínimo de 40% , indicando para comprimentos longos de canal (910 nm) uma aumento de 56% para tensão mecânica biaxial e o oposto para a uniaxial (45%) (160 nm): entretanto, na condutância de saída, a tensão mecânica de forma geral promove uma maior degradação, aumento de 3% para um transistor uniaxial e aumento de 105% para o transistor biaxial. No ganho intrínseco de tensão, mais uma vez os transistores tensionados melhoraram de desempenho: contudo, neste caso, melhor resultado foi para o transistor biaxial, chegando a 5 dB de ganho. Nos transistores de porta tripla, a análise do ruído foi realizada nos transistores tensionados e convencionais operando em saturação e, de forma geral, a tensão mecânica piora o ruído de baixa frequência em uma ordem de grandeza para o transistor estreito, ocorrendo apenas uma melhora quase imperceptível num transistor largo ou quase planar. Na análise do ruído para os transistores rotacionados para a região linear, apresentaram dependência 1/f, com o ruído governado pela flutuação do número de portadores associado à flutuação na mobilidade: a tensão mecânica piora o ruído, entretanto, adicionando a rotação do substrato, ocorre uma melhora do ruído devido à redução das armadilhas de interface, ocasionando numa melhor interface lateral. Para dispositivos largos, o plano de topo sofre um aumento da concentração das armadilhas, piorando a interface superior devido a rotação do substrato, resultando um pior ruído. Nas características analógicas, os transistores de MuGFETs de porta tripla com tensão mecânica e substrato rotacionado foram estudados, onde a rotação do substrato em 45º mais a presença da tensão mecânica promoveram uma piora nos resultados, principalmente na transcondutância, onde a piora variou de 45 % até 15 %, para um dispositivo estreito (20 nm ) e um largo (870 nm). / This work presents a study of the uniaxial and biaxial mechanical stress effect on low frequency noise in planar and three-dimensional SOI transistors (triple gate) with different crystal orientation, and an study of analog parameters in planar and for triple gate MuGFET. In planar transistor, the study of low frequency noise showed an improvement in low frequency noise for strained transistors in saturation regime, regardless of the channel length, however for the linear regime, the mechanical stress only reduced the noise in a small channel length (160nm). In the analog characteristics was used the feature of two-dimensional numerical simulation for the expansion of the results. The results shows that the strained transistors are capable to promoting a better performance in transconductance in a order at least 40%, indicating for a long channel lengths (910nm) an improvement of 56% in favor of biaxial stress and the opposite to uniaxial (45%) (160nm), however in the output conductance, the mechanical stress promotes higher degradation, ranging from 3% to uniaxial transistor and 105% for biaxial transistor. The intrinsic voltage gain, the strained transistors improved the performance, but in this case a best result was found for the biaxial strain reaching 5 dB. In triple gate transistors, the analysis of noise was performed on strained and conventional operating in saturation, and generally the worsening of mechanical stress on the low frequency noise in a order of magnitude for the marrow transistor, occurring only barely perceptible improvement seen in wider transistor or quasi-planar. The noise analysis for rotated transistors in linear region, showed a 1/f noise characteristic governed by the carrier number of fluctuations associated with fluctuations in mobility, the mechanical stress worsens the noise, however, by adding the substrate rotation occurs improves noise due to reduction of interface traps leading to a better sidewall interface. For larger devices the top plane suffer an increase of interface traps, worsening the top interface due to rotation of the substrate, causing a worse noise. In the analog characteristics, the triple gate MuGFETs transistors with mechanical stress and rotated substrate were studied, where the rotation of the substrate in 45º plus mechanical stress promoted a worsening of the results, particularly in the transconductance, where the worsening ranged from 45% up to 15% for a narrow device (20 nm) and a large (870 nm).

Neste trabalho é apresentado um estudo do efeito da tensão mecânica uniaxial e biaxial no ruído de baixa frequência nos transistores SOI planares e tridimensionais (MuGFETs de porta tripla) com diferentes orientações cristalográficas, além de um estudo das características analógicas nos transistores planares e tipo MuGFET de porta tripla. Nos transistores planares, o estudo do ruído de baixa frequência demonstrou uma melhora para os transistores tensionados no regime de saturação, independente do comprimento de canal, entretanto para a região linear, a tensão mecânica somente reduziu o ruído para um comprimento de canal pequeno (160nm). Nas características analógicas, foi utilizado o recurso da simulação numérica bidimensional para obtenção dos resultados. Os resultados mostram que os transistores tensionados são capazes de promover um melhor desempenho na transcondutância, na ordem de um aumento no mínimo de 40% , indicando para comprimentos longos de canal (910 nm) uma aumento de 56% para tensão mecânica biaxial e o oposto para a uniaxial (45%) (160 nm): entretanto, na condutância de saída, a tensão mecânica de forma geral promove uma maior degradação, aumento de 3% para um transistor uniaxial e aumento de 105% para o transistor biaxial. No ganho intrínseco de tensão, mais uma vez os transistores tensionados melhoraram de desempenho: contudo, neste caso, melhor resultado foi para o transistor biaxial, chegando a 5 dB de ganho. Nos transistores de porta tripla, a análise do ruído foi realizada nos transistores tensionados e convencionais operando em saturação e, de forma geral, a tensão mecânica piora o ruído de baixa frequência em uma ordem de grandeza para o transistor estreito, ocorrendo apenas uma melhora quase imperceptível num transistor largo ou quase planar. Na análise do ruído para os transistores rotacionados para a região linear, apresentaram dependência 1/f, com o ruído governado pela flutuação do número de portadores associado à flutuação na mobilidade: a tensão mecânica piora o ruído, entretanto, adicionando a rotação do substrato, ocorre uma melhora do ruído devido à redução das armadilhas de interface, ocasionando numa melhor interface lateral. Para dispositivos largos, o plano de topo sofre um aumento da concentração das armadilhas, piorando a interface superior devido a rotação do substrato, resultando um pior ruído. Nas características analógicas, os transistores de MuGFETs de porta tripla com tensão mecânica e substrato rotacionado foram estudados, onde a rotação do substrato em 45º mais a presença da tensão mecânica promoveram uma piora nos resultados, principalmente na transcondutância, onde a piora variou de 45 % até 15 %, para um dispositivo estreito (20 nm ) e um largo (870 nm). / This work presents a study of the uniaxial and biaxial mechanical stress effect on low frequency noise in planar and three-dimensional SOI transistors (triple gate) with different crystal orientation, and an study of analog parameters in planar and for triple gate MuGFET. In planar transistor, the study of low frequency noise showed an improvement in low frequency noise for strained transistors in saturation regime, regardless of the channel length, however for the linear regime, the mechanical stress only reduced the noise in a small channel length (160nm). In the analog characteristics was used the feature of two-dimensional numerical simulation for the expansion of the results. The results shows that the strained transistors are capable to promoting a better performance in transconductance in a order at least 40%, indicating for a long channel lengths (910nm) an improvement of 56% in favor of biaxial stress and the opposite to uniaxial (45%) (160nm), however in the output conductance, the mechanical stress promotes higher degradation, ranging from 3% to uniaxial transistor and 105% for biaxial transistor. The intrinsic voltage gain, the strained transistors improved the performance, but in this case a best result was found for the biaxial strain reaching 5 dB. In triple gate transistors, the analysis of noise was performed on strained and conventional operating in saturation, and generally the worsening of mechanical stress on the low frequency noise in a order of magnitude for the marrow transistor, occurring only barely perceptible improvement seen in wider transistor or quasi-planar. The noise analysis for rotated transistors in linear region, showed a 1/f noise characteristic governed by the carrier number of fluctuations associated with fluctuations in mobility, the mechanical stress worsens the noise, however, by adding the substrate rotation occurs improves noise due to reduction of interface traps leading to a better sidewall interface. For larger devices the top plane suffer an increase of interface traps, worsening the top interface due to rotation of the substrate, causing a worse noise. In the analog characteristics, the triple gate MuGFETs transistors with mechanical stress and rotated substrate were studied, where the rotation of the substrate in 45º plus mechanical stress promoted a worsening of the results, particularly in the transconductance, where the worsening ranged from 45% up to 15% for a narrow device (20 nm) and a large (870 nm).

Two SiGe-on-insulator (SGOI) structures for CMOS application are presented: surface-channel strained-Si on SGOI (SSOI) and dual-channel SGOI structures. Comparisons between two structures are made from both device performance and CMOS process point of view. We have demonstrated both structures on SGOI, and have fabricated n-MOSFET’s and p-MOSFET’s on those two structures respectively. Device characteristics are presented. The devices show enhancement on both electron and hole mobilities. / Singapore-MIT Alliance (SMA)

L'introduction d'une contrainte mécanique dans le canal de MOSFETs sur SOI est indispensable pour les noeuds technologiques sub-22 nm. Son efficacité dépend de la géométrie et des règles de dessin du dispositif. L'impact des étapes du procédé de fabrication des transistors (gravure des zones actives, formation de la grille métallique, implantation des Source/Drain (S/D)) sur la contrainte du silicium contraint sur isolant (sSOI) a été mesuré par diffraction des rayons X en incidence rasante (GIXRD). Parallèlement, le gain en performances de MOSFETs sur sSOI a été quantifié par rapport au SOI (100% de gain en mobilité pour des nMOS longs et larges (L=W=10 μm), 35% de gain en courant de drain à saturation (IDsat) pour des nMOS courts et étroits (L=25 nm, W=77 nm)). Des structures contraintes innovantes ont aussi été étudiées. Un gain en IDsat de 37% (18%) pour des pMOS sur SOI (sSOI) avec des S/D en SiGe est démontré par rapport au sSOI avec des S/D en Si, pour une longueur de grille de 60 nm et des films de 15 nm d'épaisseur. Des mesures GIXRD, couplées à des simulations mécaniques, ont permis d'étudier et d'optimiser des structures originales avec transfert de contrainte d'une couche enterrée précontrainte (en SiGe ou en nitrure) vers le canal.