Cette thèse se concentre sur la conception de circuits intégrés radio fréquence en technologie CMOS. En particulier, l’effort est axé sur les circuits pour la synthèse de fréquence (boucles à verrouillage de phase) pour les émetteurs/récepteurs. L’attention se concentre sur la conception des blocs critiques comme les oscillateurs contrôlé en tension(VCO) et les diviseurs de fréquence. La première partie de la thèse présente des directives pour la conception de VCO à résonateur LC à résistance négative et la conception d’un oscillateur en quadrature contrôlé en tension (QVCO) à 15GHz. Ce dernier représente la contribution à la réalisation d’un synthétiseur de fréquence à 15GHz en technologie CMOS 130 nm pour des applications satellites réalisé en collaboration avec Polytech’Nice (Sophia Antipolis, France). La deuxième partie de la thèse montre la contribution à la réalisation d’un synthétiseur de fréquence 60GHz en technologie CMOS 65 nm, en collaboration avec le laboratoire LAAS (Toulouse, France) pour les réseaux haut débit sans fil et à courte distance WPAN. Une attention particulière a été portée sur la conception des blocs fonctionnant des les bandes millimétriques tel que l’oscillateur et les deux premiers blocs de la chaine de division.En ce qui concerne les diviseurs de fréquence, deux topologies à injection ont été utilisées pour leur efficacité et leur basse consommation. Le prédiviseur a été conçu avec une topologie oscillateur à résonateur LC synchronisé suivi d’un oscillateur en anneau synchronisé. Le VCO a une topologie à résistance négative. Tous les circuits ci-dessus ont été réalisés et testée avec succès. / The research activities presented in this thesis are related to the design of analog CMOS Radio Frequency Integrated Circuits. In particular the effort was focused on frequency synthesizers (Phase-Locked Loop) for transceiver. This work especially deals with critical blocks such as Voltage Controlled Oscillator (VCO) and Frequency Dividers.The first part of the thesis reports the design guidelines of a negative resistance LC-tank VCO and the design of a 15GHz Quadrature Voltage Controlled Oscillator. This represents the contributions to the realizations of a Phase-Locked Loop (PLL) realization in CMOS 130 nm technology for satellite applications in collaborations with the Polytech’Nice Sophia laboratory in France. The second part of this work reports the design contribution of a 60GHz Phase-Locked Loop in 65 nm CMOS technology for Wireless Personal Area Network (WPAN) applications in collaboration with the LAAS laboratory (Toulouse, France). In particular the design efforts were devote to the blocks working at millimeter Wave (mmW) frequency such as VCO and Frequency Divider (FD). Concerning the Frequency Dividers the Injection-Locked topology was selected for the sake of its high frequency and low power characteristics. In particular the prescaler is an Injection-Locked LC-tank Frequency Divider (ILLCFD) followed by an Injection-Locked Ring Oscillator Frequency Divider (ILROFD). For the VCO the negative resistance design approach has been employed.All cited circuits have been implemented and succesfully tested.

Ces dernières années les bandes de fréquence millimétriques et térahertz (THz) on tmontrées un fort potentiel pour de nombreuses applications telles que l’imagerie médicale et ,biologique, le contrôle de qualité ou les communications à très haut débit. Les principales raisons de cet intérêt sont les nombreuses propriétés intéressantes des ondes THz et millimétriques, telles que leur capacité traverser la matière et ceci de manière inoffensive ou le large spectre disponible à ces fréquences. Les applications visées nécessitent des sources de signaux énergétiquement efficaces, à forte puissance de sortie et, pour certaines applications, à faible bruit de phase. De plus, la demande croissante pour des applications dans ces bandes de fréquence imposent l’utilisation de technologie de hautes performances à coût métrisé et permettant une intégration à très grande échelle, telle que la technologie28nm CMOS FD-SOI. Dans ce contexte, cette thèse propose une solution innovante pour la génération de fréquence millimétrique et THz en technologie CMOS : l’oscillateur distribué verrouillé par injection. Les travaux présentés dans ce manuscrit englobent l’analyse détaillé de l’état de l’art et de ses limites, l’étude théorique approfondie de la solution proposée pour une intégration en ondes millimétriques, le développement d’une méthodologie de conception spécifique en technologie CMOS ainsi que la conception de démonstrateurs technologique. Les différents oscillateurs intégrés en technologie 28nm FDSOI et opérant à des fréquences respectivement de 134 GHz et 200 GHz ont permis de démontrer la faisabilité de sources de signaux millimétrique et THz, à forte efficacité énergétique, forte puissance de sortie et faible bruit de phase en technologie CMOS à très grande échelle d’intégration. Enfin, la capacité de verrouillage par injection de tels oscillateurs distribués a été démontrée expérimentalement ouvrant la voie à de futurs systèmes THz totalement intégrés sur silicium. Les solutions intégrées démontrées dans cette thèse ont, à l’heure actuelle, la plus grande fréquence d’oscillation dans un noeud Silicium 28nm CMOS. / In recent years, millimeter-wave (mm-wave) and terahertz (THz) frequency bands haverevealed a great potential for many applications such as medical and biological imaging,quality control, and very-high-speed communications. The main reasons for this interestare the many interesting properties of THz and millimeter waves, such as their ability toharmlessly penetrate through matter or the broad spectrum available at these frequencies.Targeted applications require energy efficient signal sources with high power outputand, for some applications, low phase noise. In addition, the increasing demand in mmwave/THz applications requires the use of a cost-optimized, high-performance, and verylarge scale integration (VLSI) technologies, such as the 28nm CMOS FD-SOI technology.In this context, this thesis proposes an innovative solution for mm-wave and THz frequencygeneration in CMOS technology: the injection locked distributed oscillator (ILDO). Thework presented in this manuscript includes the detailed analysis of the state-of-the-artand its limitations, the detailed theoretical study of the proposed millimeter-waves bandsolution, the development of a specific design methodology in CMOS technology as well asthe design of technological demonstrators. The several 28nm FDSOI integrated distributedoscillators at 134 GHz and respectively 200 GHz have demonstrated the feasibility ofmm-wave and THz signal sources with high-energy efficiency, high output power, and lowphase noise in a VLSI CMOS technology. Finally, the injection locking capability of suchdistributed oscillators has been demonstrated experimentally paving the way for a futuresilicon-based fully integrated THz systems. The proposed circuits are as of today thehighest oscillation frequency solutions demonstrated in a 28nm CMOS Silicon technology.

Cette thèse traite de synthétiseurs de fréquence, et plus précisément de diviseurs de fréquence fractionnaires qui sont des blocs critiques en radiocommunications. Une nouvelle méthode pour la division de fréquence fractionnaire y est présentée : Elle est basée sur la répartition aléatoire de l'erreur de phase. Deux implémentations de cette méthode sont proposées. Le spectre du bruit de phase en sortie de diviseur est débarrassé de toute raie parasite. L'énergie habituellement contenue dans ces raies étant uniformément répartie sur l'ensemble du spectre, ce dernier adopte un profil plat. La solution proposée peut être implémentée dans des synthétiseurs de fréquence tels que les Boucles à Verrouillage de Phase (PLL). Puisque aucune mise en forme du bruit n'est appliquée par le diviseur, la bande passante de la PLL peut être optimisée. Dans ces conditions, la possibilité d'une modulation directe haut débit de la PLL résultante est étudiée. Pour finir, des solutions d'optimisation du système résultant sont étudiées. / This dissertation deals with frequency synthesis and more specifically with the fractional frequency divider, one of the most critical blocks in radio frequency systems. A new fractional division method is presented along with two possible embodiments. It is based on a random dithering of the phase error. The divider output spectrum is cleaned from any fractional spurious tone. The spurious tones energy is uniformly spread on the whole spectrum, without noise shaping. The proposed solution can be implemented in frequency synthesizers like Phase Locked Loops (PLL). As no noise shaping is applied, the PLL bandwidth can be optimized. In this context, the possibility of high data-rate direct modulation is studied. Finally, solutions for the optimization of the resulting system are inspected.

Cette thèse porte sur les aspects de conception d'un synthétiseur de fréquence pour les émetteurs-récepteurs dans les architectures multi-radios cognitives. La largeur de bande couverte par ce synthétiseur multi-radio correspond à la bande de fréquences des normes de communication sans fil les plus diffusées, fonctionnant dans la bande de fréquence de 800 MHz à 6 GHz. Du fait que l'opération multi-standard est indispensable, le synthétiseur doit répondre aux exigences les plus strictes et parfois contradictoires. Compte tenu de ces exigences, une nouvelle approche pour une synthèse de fréquence multi-mode a été conçue. Un synthétiseur de fréquence hybride, basé sur le principe de la boucle à verrouillage de phase a été proposé et un nouveau protocole de commutation a été présenté et validé sur une carte d'évaluation expérimentale. Cette approche combine les modes fractionnel et entier avec une topologie de filtre à bande commuté. Par rapport aux techniques standard, la configuration hybride permet une grande souplesse en matière de reconfiguration et d'ailleurs, elle offre une complexité des circuits relativement faible ainsi qu'une faible consommation électrique. Cette architecture assure la reconfiguration de la bande passante de la boucle ainsi que la résolution, le niveau du bruit de phase et du temps d'accrochage et, par conséquent, elle peut s'adapter à des besoins divers, imposés par les normes concernées. Des analyses correspondantes, des simulations et des mesures ont été réalisées afin de vérifier les performances et les fonctionnalités de la solution proposée. A part la conception du synthétiseur de fréquence multi-radio, une campagne de mesures régionales de l'utilisation du spectre radio a été réalisée dans le cadre de la recherche de cette thèse. Ces mesures sont fondées sur le principe de détection de l'énergie et nous démontrent le degré d'utilisation du spectre radio dans les différentes régions, notamment dans la ville de Brno en République Tchèque et dans la ville de Paris et sa banlieue en France. L'objectif de cette campagne de mesures expérimentales a été d'estimer le degré d'utilisation du spectre radio dans des environnements différents et de souligner le fait qu'une nouvelle approche pour la gestion du spectre radio est inévitable / This doctoral thesis deals with design aspects of a reconfigurable frequency synthesizer for flexible radio transceivers in future cognitive multi-radios. The frequency bandwidth to be covered by this multi-radio synthesizer corresponds to the frequency bands of the most diffused wireless communication standards in the frequency band 800 MHz to 6 GHz. Since multi-standard operation is required, the synthesizer must fulfil the most stringent and sometimes conflicting requirements. Given these requirements, a novel approach for multi-mode frequency synthesis has been conceived. A hybrid phase locked loop based frequency synthesizer has been proposed and a novel switching protocol has been presented and validated on an experimental evaluation board. This approach combines fractional-N and integer-N modes of operation with switched loop filter topology. Compared to standard PLL techniques, the hybrid configuration provides a great flexibility in terms of reconfiguration and moreover, it offers relatively low circuit complexity and low power consumption. This architecture provides reconfiguration of the loop bandwidth, frequency resolution, phase noise and settling time performance and hence, it can adapt itself to diverse requirements given by the concerned wireless communication standards. Corresponding analyses, simulations and measurements have been carried out in order to verify the performance and functionality of the proposed solution. A part from the design of the multiband frequency synthesizer, a set of regional measurements of the radio spectrum utilization has been carried out in the framework of this dissertation research. These measurements are based on the energy detection principle and provide a close look at the degree of radio spectrum utilization in different regions, namely in the city of Brno in the Czech Republic and in the city of Paris and one of its suburbs in France. The goal of the experimental measurement campaign has been to estimate the degree of radio spectrum usage in a particular environment and to point out the fact that a new approach for radio spectrum management is inevitable

Ces travaux portent sur l'étude et la réalisation d'un synthétiseur de fréquence pour objets communicants multistandards. A partir d'une horloge de référence de 50 MHz, le circuit fournit deux signaux de sortie en quadrature de phase dont la plage de fréquences de travail varie de manière continue entre 900 MHz et 5,8 GHz. Il est construit à partir d'une architecture originale de boucle à verrouillage de délai reprogrammable dite factorisée. Le flot de conception adopté suit une méthodologie de type descendante. Aussi la première étape est-elle la détermination de l'architecture en ayant recours à une étude comportementale. Cette dernière se réalise au moyen du langage VHDL-AMS et du logiciel ADVanceMS de Mentor Graphics. Puis, vient alors la phase de conception qui s'effectue à partir du logiciel Cadence et du simulateur SpectreRF. Celle-ci conduit à la réalisation de deux versions du système qui diffèrent dans la technique utilisée pour générer la quadrature de phase. L'une génère celle-ci de manière indirecte en divisant par deux la fréquence du signal synthétisé, l'autre crée le déphasage directement au niveau de sa ligne de retard. Ces circuits sont réalisés à l'aide des technologies 130nm CMOS SOI et BULK de STMicroelectronics. La dernière étape consiste donc en la caractérisation de ces circuits par des mesures temporelles et fréquentielles. Celles-ci permettent, d'une part de valider la fonctionnalité de l'architecture présentée dans ces travaux, d'autre part de confirmer l'apport de la technologie SOI pour les circuits radiofréquences en termes d'augmentation de la fréquence de fonctionnement de ces derniers et de diminution de leur consommation.

De nouvelles architectures de synthétiseur de fréquence sont proposées basées soit sur la mise en parallèle de boucles (PLL composite), soit la mise en oeuvre d'un comparateur PFD multiphase, soit l'introduction d'un ordre non entier dans le filtre de boucle. A chaque fois, une augmentation sensible de la bande passante est obtenue, permettant en retour une optimisation du bruit de phase du générateur de fréquence.

Cette thèse présente le travail effectué sur la conception d'un synthétiseur de fréquence entièrement numérique appelé Synthétiseur Digital Direct (DDS), dans la gamme micro-ondes, et en technologie BiCMOS SiGe. Ce DDS a pour objectif de se substituer aux synthèses de fréquences indirectes notamment basées sur des boucles à verrouillage de phase (PLL). Jusqu'à présent, le coût, la consommation, la surface d'intégration et la gamme de fréquences synthétisables des DDS étaient des facteurs limitants pour les applications du domaine micro-onde. Nous présentons dans cette thèse des techniques de conception en numérique hyperfréquence (logique ECL multi-niveaux, convertisseur numérique/analogique non-linéaire, ...) qui nous ont permis de repousser les limites évoquées et de concevoir les blocs élémentaires ainsi que le DDS complet, intégrés dans une technologie faible coût silicium et fonctionnant à haute fréquence tout en ayant une consommation réduite. Ainsi, la fréquence de fonctionnement du système final est de 6 GHz, sa résolution interne de 9-bits et sa consommation de seulement 308 mW. Ce travail démontre ainsi la faisabilité de DDS fonctionnant dans la gamme micro-onde compatibles avec les applications multimédias et télécommunications sans fil récentes (faible coût, agilité en fréquence, faible consommation, versatilité, ...).

La bande de fréquence non-licensée autour de 60 GHz est une alternative prometteuse pour couvrir les besoins en bande passante des futurs systèmes de communication. L'utilisation de modulations complexes (comme OFDM ou 64-QAM) à ces fréquences permet d'atteindre, en utilisant une technologie CMOS standard, des débits de plusieurs gigabits par seconde sur quelques mètres voire quelques dizaines de mètres. Pour atteindre ces performances, la tête d'émission-réception RF (front-end RF) doit être dotée d'une référence de fréquence haute performance. Dans ce travail, une architecture originale est proposée pour générer cette référence de fréquence haute performance. Elle repose sur la multiplication de fréquence d'ordre élevé (plusieurs dizaines) d'un signal de référence basse fréquence (moins de quelques GHz), tout en recopiant les propriétés spectrales du signal basse fréquence. Cette multiplication est réalisée en combinant la production d'un signal multi-harmonique dont la puissance est concentrée autour de la fréquence à synthétiser. L'harmonique d'intérêt est ensuite extraite au moyen d'un filtrage. Ces deux étapes reposent sur l'utilisation d'oscillateurs dans des configurations spécifiques. Ce travail porte à la fois sur la mise en équation et l'étude du fonctionnement de ce système, et sur la conception de circuits dans des technologies CMOS avancées (CMOS 40 nm, BiCMOS 55 nm). Les mesures sur les circuits fabriqués permettent de valider la preuve de concept ainsi que de montrer des performances à l'état de l'art. L'étude du fonctionnement de ce système a conduit à la découverte d'une forme particulière de synchronisation des oscillateurs ainsi qu'à l'expression de solutions approchées de l'équation de Van der Pol dans deux cas pratiques particuliers. Les perspectives de ce travail sont notamment l'intégration de cette synthèse innovante dans un émetteur-récepteur complet. / The 60-GHz unlicensed band is a promising alternative to perform the high data rate required in the next generation of wireless communication systems. Complex modulations such as OFDM or 64-QAM allow reaching multi-gigabits per second throughput over up to several tens of meters in standard CMOS technologies. This performance rely on the use of high performance millimeter-wave frequency synthesizer in the RF front-end. In this work, an original architecture is proposed to generate this high performance millimeter-wave frequency synthesizer. It is based on a high order (several tens) multiplication of a low frequency reference (few GHz), that is capable of copying the low frequency reference spectral properties. This high order frequency multiplication is performed in two steps. Firstly, a multi-harmonic signal which power is located around the harmonic of interest is generated from the low frequency reference signal. Secondly, the harmonic of interest is filtered out from this multi-harmonic signal. Both steps rely on the specific use of oscillators. This work deals with the circuit design on advanced CMOS technologies (40 nm CMOS, 55 nm BiCMOS) for the proof of concept and on the theoretical study of this system. This novel technique is experimentally validated by measurements on the fabricated circuits and exhibit state-of-the-art performance. The analytical study of this high order frequency multiplication led to the discovery of a particular kind of synchronization in oscillators and to approximated solutions of the Van der Pol equation in two different practical cases. The perspectives of this work include the design of the low frequency reference and the integration of this frequency synthesizer in a complete RF front-end architecture.

Être connecté en haut débit au WEB à bord des avions est un marché à fort potentiel commercial qui a motivé le lancement d'un projet nommé FAST (Fiber-like Aircraft SaTellite communications). Dans le cadre de ce projet, la société Axess Europe, en partenariat avec sept partenaires dont le LAAS-CNRS a développé une antenne plane à matrice d'éléments rayonnants dont l'orientation du faisceau est gérée électroniquement. Cette antenne permet la communication avion-satellite. Cette thèse traite de la partie synthèse de fréquence de l'électronique d'émission-réception de l'antenne. Afin de pouvoir s'adapter à n'importe plan de fréquence de satellite, mais aussi la volonté de pouvoir compenser l'effet Doppler dans une certaine mesure, ces travaux se sont tournés vers l'amélioration de la résolution d'une boucle à verrouillage de phase (PLL), et plus particulièrement sur l'étude et la réalisation d'un diviseur de fréquence fractionnaire capable de satisfaire ces exigences. Dans une PLL, la division fractionnaire permet d'augmenter la résolution fréquentielle sans devoir diminuer la fréquence de référence, ce qui permet de conserver la dynamique de boucle, la bande passante ainsi que les caractéristiques en bruit de phase. Cependant, elle génère des raies parasites gênantes, que l'on peut toutefois atténuer avec plusieurs techniques bien connues. Parmi ces techniques, on trouve le DDS (synthétiseur numérique direct) utilisé comme diviseur fractionnaire, mais il ne permet d'atteindre la résolution fréquentielle souhaitée que pour une taille trop importante. Nous avons donc développé une variante basée sur un DDS qui permet d'en conserver les avantages pour la réduction des raies parasites, tout en augmentant la résolution fréquentielle sans devoir en augmenter la taille. Une étude exhaustive de cette structure originale est proposée.