Η παρούσα διπλωματική εργασία ασχολείται με την μελέτη αλγόριθμου συγχρονισμού σε OFDM συστήματα. Στα πρώτα δύο κεφάλαια αναλύονται χαρακτηριστικά και τεχνικές της OFDM διαμόρφωσης καθώς και η επίδραση του προσθετικού θορύβου. Στο τρίτο κεφάλαιο αναλύεται η ακολουθία συγχρονισμού. Στη συνέχεια παρουσιάζεται η τεχνική της αυτοσυσχέτισης και ο υπολογισμός του κατωφλίου που σηματοδοτεί το σημείο συγχρονισμού στο δέκτη. Στο πέμπτο κεφάλαιο γίνεται η παρουσίαση των τεχνικών που χρησιμοποιήθηκαν υλοποιημένες με τεχνικές VLSI. Αναφορά στα αποτελέσματα γίνεται στο έκτο κεφάλαιο, ενώ στο αμέσως επόμενο αναλύεται η πολυπλοκότητα, οι επιδόσεις του συστήματος και τα αποτελέσματα που προέκυψαν από την δοκιμή του συστήματος σε FPGA. Στο όγδοο και τελευταίο κεφάλαιο καταγράφονται τα συμπεράσματα που προέκυψαν από την μελέτη και εξομοίωση των τεχνικών που χρησιμοποιήθηκαν. / This thesis deals with the study of synchronization algorithm in OFDM systems. In the first two chapters analyze characteristics and techniques of OFDM modulation and the effect of additive noise. The third chapter discusses the synchronization sequence. Then, the autocorrelation technique and calculation of the threshold that marks the point of synchronization at the receiver. The fifth chapter is to present the techniques used implemented with VLSI techinques. Report on the results is the sixth chapter, while the next deals with the complexity, the system performance and the results obtained from testing the system in FPGA. In the eighth and final chapter, the conclusions drawn from the study and simulation techniques used.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-17T13:13:39Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-25T18:11:15Z : No. of bitstreams: 1 171570.pdf: 2365219 bytes, checksum: fe91d55c1bc48aa78c96f8bb65c51d10 (MD5) / A finalidade deste trabalho é a implementação em alto nível de uma rede de interconexão do tipo crossbar, customizada, para ser utilizada no Multicomputador Nó //. Para a implementação lógica utiliza-se a Linguagem de Descrição de Hardware - VHDL e para a implementação física, é previsto a utilização de Dispositivos Lógicos Programáveis (FPGA). Para o desenvolvimento utiliza-se o software MAX+PLUS II fornecido pela ALTERA, como Ambiente de Programação, depuração e simulação fornecidos pela ALTERA

Time synchronization between systems having no external reference can be an issue in small wireless node-based systems. In this thesis a transceiver is designed and implemented in two separate systems. Then the timing algorithm of "TwoWay Time Transfer" is then chosen to correct any timing error between the two free running clocks of the systems. In conclusion the results are compared towards having both systems get their timing based on GPS timing. / Tidssynkronisering mellan två system som saknar externa referenser kan bli ett problem i små nodbaserade system. I det här arbetet har en sändtagare designats och implementerats i två system. Sedan valdes algoritmen "TwoWay Time Transfer"för att rätta till de timing fel som uppstår mellan systemens separata klockor.I sammanfattningen så jämnförs uppkommna resultat med att ha systemens tid från GPS.

Made available in DSpace on 2014-12-02T11:16:55Z (GMT). No. of bitstreams: 0 Previous issue date: 2014-02-06Bitstream added on 2014-12-02T11:20:53Z : No. of bitstreams: 1 000796421.pdf: 3105914 bytes, checksum: c80b88a795877d6f55a2267e9422db96 (MD5) / O conceito Smart Grid (SG) estabelece que, em adição ao fluxo de energia, a concessionária tenha um fluxo de dados de duas vias em todos os setores da rede até os consumidores. Através da Tecnologia da Informação e Comunicação (TIC), torna-se possível o sensoriamento de toda a grade de energia, a solução de falhas mais ágil e eficiente, e a teleproteção e gerenciamento dos ativos das concessionárias. Para que isso seja garantido, requisitos como segurança, confiabilidade e baixa latência são essenciais. Considerando que existem diversas aplicações SG, adaptar um sistema de comunicação, entre os medidores inteligentes (Smart Meters), para cada tipo de ambiente se torna complexo. Além disso, o estudo de comunicação do fluxo SG se torna oneroso na montagem de cenários reais, devido ao alto custo na aquisição de Smart Meters. A fim de possibilitar estudos simulados da comunicação SG de baixo custo, neste trabalho foi realizada a modelagem do protocolo IEEE 1815 DNP3, validou seu funcionamento através de modelagem das integrações IEEE 1815/ 802.15.4 e IEEE 1815/ 802.11b. A validação e análise foram realizadas pela modelagem e simulação de ambos os protocolos, em Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), e efetuando medições de atraso na troca de mensagens DNP3 enviadas através dos protocolos sem fio integrados. Os requisitos de latência de teleproteção, em seu contexto geral, apontam a interface IEEE 802.15.4 como inadequada para esta aplicação por apresentar alta latência na presença de cenários de disputa de acesso, baixa vazão de dados e baixa resiliência de segurança implementada. Situação que não ocorre para a interface IEEE 802.11, que se torna factível pois apresenta latência, vazão de dados e robustez de segurança compatíveis com tal aplicação crítica / The Smart Grid (SG) concept provides that, in addition to the power flow, the utilities has a two-way data flow in all sectors of the grid to consumers. Through Information and Communication Technology (ICT), it becomes possible the sensing of entire power grid, the more efficient and faster solution failures, and the teleprotection and management of the assets of utilities. To ensure this, requirements such as security, reliability and low latency are essential. Considering that there are several applications SG, to adapt a communication system between Smart Meters for each type of environment becomes complex. Moreover, the communication study of data flow SG becomes expensive in assembling real scenarios, due to the high cost of acquisition of Smart Meters. To enable SG communication studies simulated in low cost, in this work was constituted the modeling of IEEE 1815 DNP3 protocol, validated its operation through modeling of IEEE 1815 / 802.15.4 and IEEE 1815 / 802.11b integrations. The validation and analysis were performed by modeling and simulation of both protocols in Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), and performing measurements of delay in the exchange of DNP3 messages sent via integrated wireless protocols. The teleprotection latency requirements in its general context, indicate the IEEE 802.15.4 interface as inadequate for this application due to high latency scenarios in the presence of contention access, low data throughput and low resilience of improved security. Situation that does not occur for the IEEE 802.11 interface, which becomes feasible because it presents latency, data throughput and robustness safety critical application compatible with that SG

Resumo: Neste trabalho apresentam-se quatro ferramentas de síntese digital, capazes de converter máquinas de estados finitos modeladas em rede de Petri para uma descrição VHDL correspondente à maquina modelada. As máquinas de estados finitos nos modelos de Mealy ou Moore são representadas em rede de Petri Lugar/Transição através de duas metodologias de modelagem desenvolvidas. Uma das metodologias modela apenas máquinas do tipo Mealy, enquanto que a outra modela máquinas de Mealy e Moore. As metodologias e o tipo de tradução da rede de Petri que se deseja obter são fatores essenciais para definir as ferramentas que serão utilizadas. Duas das ferramentas desenvolvidas traduzem o modelo da rede de Petri em uma tabela de transição de estados e as outras duas ferramentas traduzem o modelo da rede de Petri em uma descrição comportamental na linguagem VHDL. Dependendo da ferramenta utilizada é necessário integrar outras ferramentas de síntese, desenvolvidas em trabalhos anteriores, no processo de tradução da rede de Petri para VHDL. A aplicabilidade das ferramentas e metodologias desenvolvidas foi concluída através de simulações dos códigos VHDL obtidos. / Abstract: In this work we present four digital synthesis tools capable of converting finite state machines modeled in Petri nets into a corresponding VHDL description. Mealy or Moore finite state machine models are represented in Place/Transition Petri nets through two possible methodologies, developed during this work. With one of the methodologies only Mealy machines can be modeled, while the with other both Mealy and Moore type machines can be dealt with. The methodologies and the kind of Petri net translation one desires to obtain are essential factors to determine the tools to be used. Two among the tools we developed translate a Petri net description into a state transition table, while the other two translate the Petri net description into a VHDL behavioral one. Depending on which of them is used it is also necessary to use some other synthesis tools developed by members of our research group. The adequacy of the developed methodologies an tools to the synthesis process has been verified through the simulation of the VHDL codes generated by our tools. / Orientador: Alexandre César Rodrigues da Silva / Coorientador: Norian Marranghello / Banca: Aledir Silveira Pereira / Banca: Marius Strum / Mestre

Orientador: Ailton Akira Shinoda / Co-orientador: Valtemir Emerêncio do Nascimento / Banca: Alexandre Cesar Rodrigues da Silva / Banca: Leopoldo Rideki Yoshioka / Resumo: O conceito Smart Grid (SG) estabelece que, em adição ao fluxo de energia, a concessionária tenha um fluxo de dados de duas vias em todos os setores da rede até os consumidores. Através da Tecnologia da Informação e Comunicação (TIC), torna-se possível o sensoriamento de toda a grade de energia, a solução de falhas mais ágil e eficiente, e a teleproteção e gerenciamento dos ativos das concessionárias. Para que isso seja garantido, requisitos como segurança, confiabilidade e baixa latência são essenciais. Considerando que existem diversas aplicações SG, adaptar um sistema de comunicação, entre os medidores inteligentes (Smart Meters), para cada tipo de ambiente se torna complexo. Além disso, o estudo de comunicação do fluxo SG se torna oneroso na montagem de cenários reais, devido ao alto custo na aquisição de Smart Meters. A fim de possibilitar estudos simulados da comunicação SG de baixo custo, neste trabalho foi realizada a modelagem do protocolo IEEE 1815 DNP3, validou seu funcionamento através de modelagem das integrações IEEE 1815/ 802.15.4 e IEEE 1815/ 802.11b. A validação e análise foram realizadas pela modelagem e simulação de ambos os protocolos, em Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), e efetuando medições de atraso na troca de mensagens DNP3 enviadas através dos protocolos sem fio integrados. Os requisitos de latência de teleproteção, em seu contexto geral, apontam a interface IEEE 802.15.4 como inadequada para esta aplicação por apresentar alta latência na presença de cenários de disputa de acesso, baixa vazão de dados e baixa resiliência de segurança implementada. Situação que não ocorre para a interface IEEE 802.11, que se torna factível pois apresenta latência, vazão de dados e robustez de segurança compatíveis com tal aplicação crítica / Abstract: The Smart Grid (SG) concept provides that, in addition to the power flow, the utilities has a two-way data flow in all sectors of the grid to consumers. Through Information and Communication Technology (ICT), it becomes possible the sensing of entire power grid, the more efficient and faster solution failures, and the teleprotection and management of the assets of utilities. To ensure this, requirements such as security, reliability and low latency are essential. Considering that there are several applications SG, to adapt a communication system between Smart Meters for each type of environment becomes complex. Moreover, the communication study of data flow SG becomes expensive in assembling real scenarios, due to the high cost of acquisition of Smart Meters. To enable SG communication studies simulated in low cost, in this work was constituted the modeling of IEEE 1815 DNP3 protocol, validated its operation through modeling of IEEE 1815 / 802.15.4 and IEEE 1815 / 802.11b integrations. The validation and analysis were performed by modeling and simulation of both protocols in Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), and performing measurements of delay in the exchange of DNP3 messages sent via integrated wireless protocols. The teleprotection latency requirements in its general context, indicate the IEEE 802.15.4 interface as inadequate for this application due to high latency scenarios in the presence of contention access, low data throughput and low resilience of improved security. Situation that does not occur for the IEEE 802.11 interface, which becomes feasible because it presents latency, data throughput and robustness safety critical application compatible with that SG / Mestre

Det här arbetet är en utvärdering om huruvida det finns problem som kan få en prestandavinst då man använder en Field-Programmable Gate Array (FPGA) som hjälpprocessor till en mikroprocessor i jämförelse men att enbart använda en mikro-processor. För att avgöra detta implementerades algoritmen gaussfiltrering dels på en mikroprocessor med språket C och dels för en FPGA med hårdvarubeskrivningsspråket Very-High-Speed Integrated Circuits Hardware Description Language (VHDL). Simuleringar gjordes för dessa två implementationer och resultatet visade att det var möjligt att få en prestandaökning på 25 gånger för denna speciella algoritm.

Este trabalho visa desenvolver instrumentação de apoio para tratamentos de reabilitação de lesados medulares. Trata de propor um sistema de controle, seus componentes e operações para monitorar o avanço do esgotamento muscular, com o intuito de evitar a fatigamento total da estrutura muscular principalmente se sob efeitos de Estimulação Elétrica Neuro-Muscular (EENM). Foi desenvolvida pesquisa inicial sobre a atividade elétrica de grupos musculares clinicamente normais em contração voluntária e de grupos musculares paralisados sob efeito de eletro-estimulação. Em ambos casos, eletromiogramas de superfície (EMG) foram processados para verificar a manifestação mioelétrica da fadiga. Índices de contração muscular foram selecionados para utilização no sistema de controle da EENM. Serão apresentados os cálculos e rotinas computacionais utilizadas no projeto e simulação do Bloco de processamento digital (BPD), dedicado a monitorar os sinais do sistema de controle da EENM para avaliar o progresso do esgotamento muscular sobre os sinais de EMG, e quantificar o decréscimo da energia muscular em função do tempo em que a estrutura estiver sendo exercitada, contribuindo para monitorar a performance física tanto de indivíduos normais quanto de lesados medulares. / This work aims to develop support instrumentation to be used on Rehabilitation Treatments of medullar injured individuals. It proposes a control system, its components and operations to monitor muscular exhaustion, with the objective to avoid the total muscle structure fatigue mainly under effects of Neural-Muscular Electrical Stimulation (EENM). It was carried out an initial research into the electric activity of clinically normal muscle groups under voluntary contraction and of paralyzed muscles groups under electrical stimulation effects. In both cases, the surface electromyogram signals (EMG) have been processed to verify the myoelectric manifestation of fatigue. Muscular Contraction Indexes were selected to be used in the EENM Control System. It will be presented the calculus and computational routines used in the design and simulation of the Digital Processing Block (BPD), dedicated to monitor the signals of the EENM Control System to evaluate the progress of the muscular exhaustion in EMG signals, and quantify the muscular energy decrease as a function of the time when the structure is exercised, contributing to monitor the physical performance of normal and medullar injured individuals.

Submitted by Almir Azevedo (barbio1313@gmail.com) on 2016-12-07T13:49:31Z No. of bitstreams: 1 dissertação mestrado ien 2016 Roque Hudson da Silva Martins.pdf: 1912079 bytes, checksum: dd3f85058201df5cc31480f07f01ba00 (MD5) / Made available in DSpace on 2016-12-07T13:49:31Z (GMT). No. of bitstreams: 1 dissertação mestrado ien 2016 Roque Hudson da Silva Martins.pdf: 1912079 bytes, checksum: dd3f85058201df5cc31480f07f01ba00 (MD5) Previous issue date: 2016-06 / Neste trabalho é realizado um estudo e apresentada uma proposta de implementação de um modelo de Sistema de Proteção para Reatores Nucleares de Pesquisa, através da utilização de dispositivo programável FPGA (Field Programmagle Gate Array). Bem como são estudadas as lógicas de proteção de um desligamento automático (TRIP) de um reator, que garantem a segurança nesse tipo de sistema. A utilização desses novos mecanismos de controle e operação são desenvolvidos a fim de garantir que os limites do nível de segurança de uma usina não sejam superados, logo esses mecanismos podem acontecer de maneira isolada ou em conjunto de forma a garantir a segurança. Para que essa implementação seja completa, são apresentados os principais conceitos e aspectos referentes a Sistema de Proteção, principalmente no que se refere à segurança dos reatores nucleares de pesquisa. Sendo exposto alguns termos utilizados na área de aplicação. O sistema proposto nesta dissertação foi modelado através da linguagem de descrição de hardware VHDL (Very Speed Integrated Circuit), sendo utilizado o software ModelSim da Altera Software na programação das lógicas de desligamento automático (TRIP) do reator de pesquisa e na simulação de hipóteses de acionamento das mesmas. Os resultados deste estudo apontam que para toda a aplicação de software em reatores nucleares como ferramenta de auxílio na segurança dos mesmos, passe por um teste de verificação e validação, de forma a se adequar a norma IEC 60880. Este trabalho revela-se de grande importância, considerando-se que os sistemas de proteção de um reator nuclear constitui como um elemento básico na segurança dos mesmos. / This study presents a implementation purpose of a protection system for research nuclear reactors by using a programed device FPGA (Field Programmable Gate Array). As well as logic protection method involved on an automatic shutdown (TRIP) of a reactor, that ensure the security on such systems. These new control and operation mechanics are developed to guarantee that the security limits of a power plant are not exceeded, these mechanics can work isolated or in groups to safe guard the security levels. For this implementation to be completed, there will be presented the main aspects and concepts referred to protection systems, mostly about research nuclear reactors, with some applications terms exposed. The system proposed at this paper was developed following the VHDL (Very High Speed Integrated Circuits) hardware describing language, and the Modelsim software from Altera Software to program the automatic turning off routines, and hypothetical simulations for such. The results show that for every software application for supporting nuclear reactors, like security devices, they have to meet the IEC 60880 criteria. This paper have great importance, seeing that nuclear reactor security systems, are a basic element for ensure the reactor security.

Orientador : Jose Raimundo de Oliveira / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T00:50:06Z (GMT). No. of bitstreams: 1 Dias_MauricioAraujo_M.pdf: 5205799 bytes, checksum: 983ca32a97e31a92d42806addbfdc977 (MD5) Previous issue date: 2002 / Resumo: Este trabalho tem como objetivo o desenvolvimento de um co-processador para algoritmos de criptografia assimétrica. Trata-se de um co-processador que pode servir de base para a implementação de algoritmos de criptografia assimétrica, não apenas de um dispositivo dedicado a um único algoritmo criptográfico. Para tanto, ele dispõe de uma biblioteca de módulos de circuitos que implem~ntamrotinas básicas úteis a vários desses algoritmos. A implementação é feita em um dispositivo do tipo FPGA. Para testar o funcionamento do co-processador foi escolhido o algoritmo de criptografia assimétrica, baseado no problema do logaritmo discreto sobre curvas elípticas. Os testes práticos do coprocessador apóiam-se no uso de curvas elípticas distintas e de diferentes pontos pertencentes a cada uma dessas mesmas curvas / Abstract: This work has as main objective the development of a co-processor for asymmetric cryptography algorithms. It is a co-processor that can serve for the implementation of asymmetríc cryptography algorithms. It isn't a devíce dedicated to only a cryptographic algorithm. So, it uses a library of hardware modules that implement basic routines useful to several of these algorithms. The implementation is made in a FPGA device. In order to test the operation of this co-processor, we choose the asymmetric cryptography algorithm based on tbe elliptic curve discrete logarithm problem. The practical tests of the co-processor are based on the use of distinct elliptical curves and different points over tbese same curves / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica