El objetivo de este trabajo es el estudio y el desarrollo de tecnolog´ıas de verificaci´on funcional de sistemas digitales especificados a nivel de transferencia entre registros (RTL por sus siglas en ingl´es, Register Transfer Level). M´as precisamente, se experimenta con metodolog´ıas y herramientas de verificaci´on orientadas a n´ucleos (cores) o bloques aritm´eticos y de procesamiento digital de se˜nales (PDS). Se describen conocimientos generales de verificaci´on de sistemas digitales de muy gran escala de integraci´on (VLSI, Very Large Scale Integration) de manera de comprender los principales problemas en este ´area. Se describen los conceptos te´oricos relacionados a la verificaci´on funcional de hardware y la problem´atica espec´ıfica de PDS. Se definen y experimentan los aspectos formales y pr´acticos de las t´ecnicas de verificaci´on funcional orientadas a unidades de c´alculo aritm´etico y de procesamiento de se˜nales, a trav´es de su aplicaci´on en bloques de distintas complejidades como pueden ser los filtros con respuesta infinita al impulso (IIR, Infinite Impulse Response) o transformada r´apida de Fourier (FFT, Fast Fourier Transform). / The objective of this work is the study and development of functional verification technologies for digital systems at register transfer level (RTL). Also, to experience with verification methodologies and tools oriented to arithmetic and digital signal processing (DSP) cores. General knowledge of verification for VLSI (Very Large Scale Integration) systems is described to understand the main problems in this area. Theoretical concepts related to hardware functional verification and the relation with PDS specific systems are addressed. Functional verification concepts are applied to the definition of formal and practical implementations to address the functional verification of arithmetic units and DSP cores, for example infinite impulse response (IIR) digital filters and fast Fourier transform (FFT) cores.

Magíster en Ingeniería de Negocios con Tecnología de Información / El presente informe considera a la empresa matriz Sigdo Koppers como prestadora de servicios integrales a la minería e industria, sus definiciones estratégicas y su estructura corporativa y de negocios. Asimismo, se presenta al grupo de empresas SKC y a una de sus componentes (SKC Maquinarias), como objetos del estudio principal enfocándose en el área de Servicio Técnico y su relación clave y estratégica con el cliente. Cabe mencionar que Sigdo Koppers ya tiene una posición estratégica como proveedor de servicios a la minería que quiere profundizar a partir de los innumerables proyectos de inversión que se están realizando en Chile y en la región y el constante crecimiento de esta industria. El objetivo del proyecto es poder implementar una oferta inteligente a través de un servicio completo al cliente que permita dar un mantenimiento integral al parque de máquinas y unidades adquiridas, por lo que se incorporan herramientas tecnológicas que permiten, a partir de la interpretación de alarmas/fallas y su priorización, llevar a cabo servicios de mantenimiento proactivo, que reemplacen los servicios actuales de mantenimiento preventivo y correctivo. Estas alarmas/fallas son generadas directamente desde el software instalado en las distintas unidades de comando de cada una de las unidades en estudio y permiten, a partir de su interpretación y priorización, definir planes de acción inmediatas para cada una de éstas. La metodología utilizada corresponde a la aplicación del Rediseño de los Procesos de Negocios basado en Patrones de Macroprocesos sustentada en herramientas tecnológicas, de manera de llevar a cabo el alineamiento estratégico respecto de los pilares fundamentales determinados por Sigdo Koppers como Proveedor Estratégico para la Minería y la Industria y permite acercarse a los fundamentos básicos determinados por SKC Maquinarias, como son los pilares de Orientación a la Excelencia y Servicio al Cliente . Todo lo anterior, se plasma en la incorporación de una Oferta Inteligente de Mantenimiento Proactivo , que encamina los primeros pasos hacia un posicionamiento estratégico de Integración Total con el Cliente. La prueba de concepto llevada a cabo durante el 2014, generó un incremento promedio de las horas disponibles de casi un 5% para los equipos estudiados, respecto del último cuatrimestre del 2013, horas que van directamente a producción y que en términos de servicio cumplen con los objetivos trazados para el proyecto.

La verificación de los sistemas digitales se ha vuelto una etapa crucial en el proceso de desarrollar un System on Chip (SoC). El esfuerzo que se debe de hacer en esta etapa es sustancial respecto de otras. Debido a esto se ha optado por incrementar los niveles de abstracción al momento de diseñar/verificar un sistema digital. En esta tesis se estudiará uno de estos niveles, TLM o Transaction Level Modelling, se presentar a su concepci on, sus ventajas y desventajas, con el n de poder diseñar un sistema de mediana complejidad atravesando varios niveles de abstracción. Se utilizarán métodos basados en simulación y métodos formales para verificar algunos de estos niveles. La tesis se centra como se dijo anteriormente en TLM, dándole un enfoque principal a la transacción como unidad atomica de transferencia de datos en un diseño. En el primer capítulo se hace una introducción a la problem atica/motivación, en el segundo capítulo se realiza un revelamiento del estado actual de la problem atica, el tercero introduce una breve introducción a TLM y su implementación en SystemC, el cuarto presenta la metodología propuesta para afrontar la problem atica. En el quinto capítulo se comenta cómo se realizó la implementación de la metodología. En el sexto capítulo se describen los resultados obtenidos. Mientras que el ultimo capítulo se realizar a una revisión de los resultados obtenidos, enumerándose los objetivos alcanzados y el trabajo a futuro en el area. La utilización de una metodología Top-Down facilito la generación de las correspondientes abstracciones del sistema (niveles) a fin de comprender sus problem aticas particulares. Se abordo la verificación tanto de bloques propios como bloques desarrollados por terceros, apreciando las características de los distintos enfoques de verificación según el caso. La inserción de los métodos formales como una herramienta adicional al flujo propuesto ha demostrado un aporte significativo al momento de realizar la verificación. La utilización de distintos lenguajes de descripción de hardware evidenci o las ventajas y desventajas de cada uno, análogamente se logró apreciar las ventajas y desventajas del entorno de verificación en comparación con entornos de verificación generados por otras metodologías ya establecidas. Por ultimo, se apreció el beneficio de la simulaci on mixta SystemC-Verilog o SystemC-VHDL, ganando una experiencia en el manejo de distintos lenguajes de HDL con el fin de generar conocimiento respecto de cuando debe de utilizarse o de que manera se debe utilizar los distintos lenguajes.

En el ámbito del diseño de circuitos integrados, el proceso de asegurar que la intención del diseño es mapeada correctamente en su implementación se denomina verificación funcional. En este contexto, los errores lógicos son discrepancias entre el comportamiento previsto del dispositivo y su comportamiento observado. La verificación funcional es hoy en día el cuello de botella del flujo de diseño digital y la simulación de eventos discretos sigue siendo la técnica de verificación más utilizada, principalmente debido a que es la única aplicable a sistemas grandes y complejos. En este trabajo se aborda, mediante un enfoque teórico práctico, dos de los conceptos más relevantes de la verificación funcional de hardware basada en simulación, esto es, la arquitectura de los testbenches, los cuales le dan soporte práctico a dicha técnica y los modelos de cobertura funcional, los cuales definen las funcionalidades y escenarios que deben ser probados guiando de esta forma la creación de pruebas y el respectivo progreso del proceso de verificación. En primer lugar, se encara la temática de la arquitectura de los testbenches modernos identificando las propiedades deseadas de los mismos, reusabilidad y facilidad para aumentar el nivel de abstracción. En función de estas dos propiedades se selecciona la metodología de Universal Verification Methodology (UVM) para el diseño, análisis e implementación de dos testbenches. En segundo lugar, dada la problemática del crecimiento del espacio de prueba de los diseños modernos y la subsecuente dificultad para generar modelos de cobertura adecuados para los mismos a partir de sus especificaciones, se introduce un método empírico de caja negra para derivar un modelo de cobertura para diseños dominados por el control. Este método está basado en la utilización de un modelo abstracto de la funcionalidad del dispositivo bajo prueba (DUV, sigla en inglés de Device Under Verification). Este modelo facilita la extracción de conjuntos de secuencias de prueba, los cuales representan el modelo de cobertura funcional. Dada la complejidad de los posibles espacios de prueba generados, las conocidas técnicas de Testing de Software, partición en clases de equivalencia y análisis de valores límites, son aplicadas para reducirlos. Adicionalmente, se desarrolla una notación formal para expresar las secuencias de prueba equivalentes extraídas del modelo. Por ultimo se aplica el método de derivación de modelo de cobertura funcional presentado para obtener casos de prueba relevantes para un modulo de buffer FIFO, y se utiliza el testbench implementado para darle soporte a la ejecución de dichos casos de prueba, implementando las pruebas derivadas y los correspondientes puntos de cobertura, combinando de esta forma los dos conceptos abordados. / In the integrated circuit design field, the process of assuring that the design intent is properly mapped in its implementation is known as functional verification. In this context, logic errors are discrepancies between the device’s expected behavior and its observed behavior. The functional verification of a design is now a days the bottleneck of the digital design flow and discrete event simulation still is the most used verification technique, mostly because it is the only technique which is applicable to big and complex systems. In this work, through a theoretical and practical approach, two of the most relevant simulation based hardware functional verification concepts are addressed. Those concepts are, the testbench architecture, which gives practical support to the simulation technique, and the functional coverage model, which defines the functionalities and scenarios that should be tested, guiding the creation of tests and the measurement of the verification process’s progress. In first place, modern testbench architectures are studied identifying their desired properties, which are reusability and the facility to raise the level of abstraction. According to these properties the Universal Verification Methodology (UVM) is chosen for the design, analysis and implementation of two testbenches. In second place, given the test space growth challenge of modern designs and the subsequent difficulty for generating their appropriate coverage models from their specifications, an empirical black box method is introduced for the creation of coverage models for control dominated designs. This method is based in the definition of a functional model of the DUV (Design Under Verification) which facilitates the extraction of sets of test sequences which define a functional coverage model. Given the complexity of the test space, the well known software testing techniques, equivalence class partition and limit value analysis, are applied to reduce it. A formal notation is developed in order to express equivalent test sequences. Lastly, the presented functional coverage creation method is applied to a FIFO (First Input First Output) buffer module in order to obtain relevant test sequences, and one of the previously implemented testbench is used to give support to the execution of those test cases, implementing the test sequences and its corresponding coverage points, combining in this manner both of this work addressed concepts.

La calidad y seguridad de las intervenciones quirúrgicas es motivo de preocupación universal, por esto, la Organización Mundial de la Salud (OMS) propuso la implementación de la lista de verificación de la seguridad en cirugía para favorecer el cumplimiento de normas imprescindibles de seguridad en procedimientos quirúrgicos. El objetivo de esta investigación secundaria fue demostrar el cumplimiento de la verificación de la lista de chequeo para garantizar la seguridad del paciente en quirófano. El diseño utilizado fue Enfermería Basada en la Evidencia (EBE); planteándose la pregunta clínica: ¿cuáles son las evidencias del cumplimiento en la verificación de la lista de chequeo para garantizar la seguridad del paciente en quirófano? La búsqueda de información se realizó diferentes bases de datos como: Pub Med, BVS, Scielo y Google Académico, encontrándose 85 artículos, seleccionandose 10 artículos con criterios de: año de publicación, acceso a toda la publicación, todos ellos se sometieron a la lista de chequeo de Gálvez Toro, se seleccionó un artículo, que se analizó con la guía de lectura crítica de artículos originales en salud de Bobenrieth Astete. La pregunta clínica muestra que el uso de la lista de verificación es eficaz para disminuir los eventos adversos en pacientes sometidos a cirugía, teniendo como nivel de evidencia 2++ por ser directamente aplicables a la población y objeto de estudio, mostrando globalmente consistencia de sus resultados. Su grado de recomendación es A (Alta) porque los beneficios superan ampliamente los riesgos, además para recomendar o desestimar su utilización. / Trabajo académico

Magíster en Ciencias de la Ingeniería, Mención Eléctrica / Las estrategias de mantenimiento, ya sean correctivas, preventivas o predictivas, son fundamentales para extender el tiempo de vida de los equipos y maquinas en la industria. En particular, la monitorización y mantenimiento de la calidad de aceites en los transformadores está asociado al desarrollo de una serie de métodos tanto teóricos como aplicados. El más usado, tanto por costos como por los tiempos involucrados, es el tratamiento por regeneración de características químicas y dieléctricas. La mayoría de estos métodos requieren una monitorización en línea para estimar el tiempo exacto en que un aceite se regenera y logra una calidad adecuada para asegurar una larga duración. Sin embargo, en muchos casos este tipo de enfoques no se aplica, dependiendo el análisis de resultados que son obtenidos en pruebas de laboratorio; con la consiguiente extensión de los tiempos y costos asociados a esquemas de mantenimiento plani cado. El presente trabajo plantea el diseño e implementación de un sistema para la estimación y pronóstico del proceso de regeneración del aceite en transformadores de media potencia. Dicho sistema se basa en una caracterización del estado del aceite calculada a través de un ltro de partículas (clase de algoritmos Bayesianos de procesamiento secuencial de información), debido a la capacidad que exhibe este algoritmo en el manejo de modelos no-lineales con fuentes de incertidumbre no-Gaussianas. Con el n de obtener los valores óptimos a utilizar en el proceso de pronóstico, se consideran datos de muestras de aceite tomadas en un período de tiempo bien establecido. Las condiciones iniciales se determinan por medio de algoritmos de enjambre de partículas (PSO por sus siglas en inglés). El resultado son los valores más apropiados para el número de partículas y realizaciones del ltro a ser utilizadas en una implementación general. La validación del este trabajo se efectúa con datos obtenidos aplicados a otro transformador con similares características de potencia y voltaje. Los resultados de nidos demuestran que mejoran notablemente el pronóstico de regeneraci ón de aceites en términos de exactitud y precisión, mostrando un margen de error de 0;0521 en los valores pronosticados, este valor se obtiene, debido a mejores condiciones iniciales para el vector de estados que se usa en la implementación del ltro de partículas, permitiendo una plani cación más efectiva en el mantenimiento

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En un sistema de verificación de locutor, la cantidad y calidad de los datos utilizados en el proceso de enrolamiento son fundamentales para lograr un desempeño mínimo acorde a los requerimientos de la mayoría de los servicios. Sin embargo, en una aplicación que funciona sobre una plataforma telefónica, es escencial realizar los diálogos de entrenamiento y verificación de forma rápida y eficiente. Estas restricciones obligan a operar con una cantidad limitada de datos de enrolamiento. Situación que trae como consecuencia, en muchos casos, modelos con un bajo nivel de robustez lo que implica una degradación en el rendimiento del sistema. El problema de datos limitados de enrolamiento en verificación de locutor es un tema poco abordado en la literatura. Los métodos propuestos se han basado principalmente en adaptación de modelos HMM (Hidden Markov Models). Estas técnicas adaptan los parámetros de los modelos de cliente usando datos de voz generados por los usuarios en eventos de verificación. El objetivo principal de esta tesis es lograr un sistema de verificación de locutor telefónico robusto al efecto negativo causado por los datos limitados de entrenamiento y el ruido. Para esto, este trabajo de investigación se centra en el análisis y modelación de la variabilidad intra-locutor. Basándose en el criterio de MAP (Maximum a posteriori) se propone un modelo de compensación no supervisado para las señales de verificación, ISVC (Intraspeaker variability compensation). Esta técnica no modifica los modelos de usuario, evitando de esta forma los errores provocados por la clasificación errónea de datos de adaptación. Es posible estimar los parámetros del modelo propuesto con un conjunto reducido de usuarios. Además, el método descrito es independiente del usuario y de la clase fonética en que es aplicado. ISVC entrega reducciones entre 20% y 40% en la tasa de error del sistema. Cuando existen cambios de canal entre condiciones de entrenamiento y verificación, el método genera mejoras entre 5% y 10% en la probabilidad de error. El método propuesto se compara y combina con una técnica de adaptación no supervisada de modelos. Se analizan ventajas y desventajas de ambos métodos simulando distintos escenarios de operación. Los resultados obtenidos sugieren que ISVC es compatible con esquemas de adaptación no supervisados. Más aun, la combinación de ambas técnicas puede llevar a una reducción entre 30% y 40% en la tasa de error de verificación

This paper purports to analyze the verificationist theory of meaning proposed by logical positivism. According to this theory, only sentences verifiably by means of empirical observation have meanings. Our purpose is to show the reasons why the verificationist theory collapses. In order to do so, we will examine both the internal and external critiques to it. Among the internal critiques, we will show the logical positivists’ failed attempts to formulate an adequate weak verification criterion. Among the external critiques, we will focus on the ones formulated by J.L. Austin on the basis of his theory of performative utterances. / El presente trabajo busca analizar la teoría verificacionista del significado propuesta por el positivismo lógico. De acuerdo a esta teoría, solo los enunciados verificables por medio de la observación empírica tienen significado. Nuestro propósito es mostrar las razones por las cuales la teoría verificacionista del significado colapsa. Para ello, examinaremos tanto las críticas internas como externas. En las críticas internas mostraremos los intentos fallidos de los positivistas lógicos en formular un criterio de verificación débil adecuado.  En las críticas externas nos centraremos en las formuladas por J.L. Austin a partir de su teoría de los enunciados realizativos.

La calidad y seguridad de las intervenciones quirúrgicas es motivo de preocupación universal, por esto, la Organización Mundial de la Salud (OMS) propuso la implementación de la lista de verificación de la seguridad en cirugía para favorecer el cumplimiento de normas imprescindibles de seguridad en procedimientos quirúrgicos. El objetivo de esta investigación secundaria fue demostrar el cumplimiento de la verificación de la lista de chequeo para garantizar la seguridad del paciente en quirófano. El diseño utilizado fue Enfermería Basada en la Evidencia (EBE); planteándose la pregunta clínica: ¿cuáles son las evidencias del cumplimiento en la verificación de la lista de chequeo para garantizar la seguridad del paciente en quirófano? La búsqueda de información se realizó diferentes bases de datos como: Pub Med, BVS, Scielo y Google Académico, encontrándose 85 artículos, seleccionandose 10 artículos con criterios de: año de publicación, acceso a toda la publicación, todos ellos se sometieron a la lista de chequeo de Gálvez Toro, se seleccionó un artículo, que se analizó con la guía de lectura crítica de artículos originales en salud de Bobenrieth Astete. La pregunta clínica muestra que el uso de la lista de verificación es eficaz para disminuir los eventos adversos en pacientes sometidos a cirugía, teniendo como nivel de evidencia 2++ por ser directamente aplicables a la población y objeto de estudio, mostrando globalmente consistencia de sus resultados. Su grado de recomendación es A (Alta) porque los beneficios superan ampliamente los riesgos, además para recomendar o desestimar su utilización.