Les signaux des nouveaux standard de communications (LTE) ont une grande différence entre la puissance maximale et moyenne (PAPR), cela n'est pas favorable pour l'utilisation dans les amplificateurs conventionnels vu qu'ils présentent un rendement maximale seulement quand ils travaillent au niveau de puissance maximale. Des amplificateurs de puissance Doherty pour présenter une efficacité constante pour une large gamme de puissance constituent une solution favorable à ce problème. Ce travail présente la méthodologie de conception et des résultats de mesure d'un amplificateur de puissance Doherty entièrement intégré dans la technologie 65 nm CMOS avec une constante PAE sur un 7 dB de plage de puissance. Mesures de 2,4 GHz à 2,6 GHz montrent des performances constantes PAE à partir du niveau de 20% jusqu'à 24% avec une puissance de sortie maximale de 23,4 dBm. Le circuit a été conçu avec une attention particulière pour le faible coût. / The signals of the new communication standards (LTE) show a great difference between the peak and its average power (PAPR) being unsuitable for use with conventional power amplifiers because they present maximum efficiency only when working with maximum power. Doherty power amplifiers for presenting a constant efficiency for a wide power range represent a favorable solution to this problem. This work presents the design methodology and measurements results of a fully integrated Doherty Power Amplifier in 65 nm CMOS technology with constant PAE over a 7 dB backoff. Measurements from 2.4 GHz to 2.6 GHz show constant PAE performance starting in 20% level up to 24% with a maximum output power of 23.4 dBm.The circuit was designed with special attention to low cost.

Dans l’ère des systèmes de communication multi-standards, le besoin des circuits en radio fréquence (RF) flexibles et reconfigurables pousse l´industrie et le monde académique vers la recherche d´architectures alternatives d’émetteurs et de récepteurs RF. Dans cette thèse, nous nous intéressons aux émetteurs RF flexibles. Nous présentons une architecture basée sur l’utilisation d’un oscillateur de puissance composé d´un amplificateur de puissance dans une boucle de rétroaction positive. Pour des raisons de compatibilité avec des circuit numériques et dans le but de minimiser les coûts de fabrication, nous avons choisi la technologie CMOS. Ce choix génère des difficultés de conception des circuits en RF à cause des faibles tensions de claquage. Cette contrainte de conception a motivé le choix de la classe EF2 pour l’amplificateur de puissance afin de réduire le stress en tension sur les transistors. Nous présentons la conception de cet amplificateur de puissance de classe EF2, ainsi que la conception de l’oscillateur de puissance. Nous validons cette architecture avec une implémentation en technologie CMOS 0.13um de STMicroelectronics. Nous démontrons le bon comportement par une campagne de mesures des circuits fabriqués. Ce circuit répond aux contraintes de flexibilité de modulation et de puissance de sortie. Il peut donc être utilisé pour différents standards de communications. Les limitations inhérentes de cette architecture sont discutées et une modélisation mathématique est présentée. / This work presents the study, design and measurement of RF circuits aiming communication applications. The need for flexible and reconfigurable RF hardware leads to the need of alternative transmitter architectures. In the center of this innovative architecture, there is thepower oscillator. This circuit is composed of a power amplifier in a positive feedback loop soit oscillates. As the circuit under study is mainly composed of a power amplifier, a study on power amplifier is mandatory. Modern CMOS technologies impose difficulties in the efficient RF generation due to low breakdown voltages. In order to reduce the voltage stress on the transistors, wave form-engineering techniques are used leading to the use of class EF2. Thedesign and measurement of a class EF2 power amplifier and power oscillator are shown. Thecircuits were implemented in standard STMicroelectronics 0.13um CMOS. Correct behaviorfor the circuits was obtained in measurement, leading to a first implementation of class EF2 inRF frequencies. From a system perspective, the proposed architecture is shown to be flexible and able to generate different modulations without change in the hardware. Reconfigurability is shown not only in modulation but also in output power level. The limitations of this architecture are discussed and some mathematical modeling is presented.

Cette thèse s’inscrit dans le domaine de l’amplification de puissance microonde linéaire et haut rendement en technologie GaN. Le premier chapitre décrit le contexte général de l’émission de signaux microondes de puissance pour les télécommunications sans fil, avec un focus particulier apporté sur l’amplificateur de puissance RF. Les différents critères de linéarité et d’efficacité énergétique sont introduits.Le second chapitre présente plus particulièrement la technologie GaN et le transistor de puissance comme brique de base pour l’amplification de puissance microonde. Une revue synthétique des différentes architectures relevées dans la littérature relative à l’amplification à haut rendement est faite.En troisième chapitre, le banc de mesure temporelle d’enveloppe développé et servant de support expérimental à cette étude est présenté. Les procédures d’étalonnage et de synchronisation sont décrites. En illustration, une nouvelle méthode de mesure du NPR large bande est présentée, et validée expérimentalement.Une solution d’amplification adaptative innovante est étudiée dans le quatrième chapitre, et constitue le cœur de ce mémoire. Celle-ci se base sur le contrôle dynamique de la polarisation de grille autour du point de pincement, au rythme de l’enveloppe de modulation. Un démonstrateur d’amplification 10W GaN en bande S (2.5GHz) est développé. Comparativement à la classe B fixe, une forte amélioration de la linéarité est obtenue, sans impact notable sur le rendement moyen de l’amplificateur RF. Finalement, une investigation de la technique proposée pour l’amélioration du rendement du modulateur dans l’architecture d’envelope tracking de drain est menée. / This work deals with linear and high efficiency microwave power amplification in GaN technology.The first chapter is dedicated to the general context of wireless telecommunication with a special emphasis on the RF power amplifier. The most representative figures of merit in terms of linearity and power efficiency are introduced.The second chapter deals more specifically with the GaN technology and GaN-based transistor for microwave power amplification. A description of the principal architectures found in the literature related to high efficiency and linear amplification is summarized.In the third chapter, the developed envelope time-domain test bench is presented. Time-synchronization and envelope calibration procedures are discussed. As an illustration, a new specific wideband NPR measurement is presented and experimentally validated.An innovative power amplifier architecture is presented in the fourth chapter. It is based on a specific dynamic gate biasing technique of the power amplifier biased close to the pinch-off point. A 10W GaN S-band demonstrator has been developed. Compared to fixed class-B conditions, a linearity improvement has been reported without any prohibitive efficiency degradation of the RF power amplifier. Finally, an investigation of the proposed technique for the efficiency improvement in the drain envelope tracking technique is proposed.

Comme toutes modulations multiporteuses, l'OFDM souffre d'une forte variation d'amplitudes qui se traduit par un PAPR élevé. Cette caractéristique de l'OFDM la rend très sensible aux non-linéarités de l'amplificateur de puissance. Pour faire face à cette problématique, on peut surdimensionner l'amplificateur de puissance (solution non efficace en terme de rendement énergétique), linéariser l'amplificateur via les techniques de pré-distorsions, ou réduire le PAPR du signal avant amplification. L'objectif de cette thèse s'inscrit dans cette dernière thématique et plus particulièrement sur les techniques dites d'ajout de signal.Dans cette thèse, après une étude sur l'état de l'art des techniques de réduction du PAPR et en particulier les techniques dites d'ajout de signal, nous avons développé et proposé de nouvelles techniques de réduction du PAPR. Ces contributions s'articulent principalement autour des techniques de Clipping et de la Tone Reservation. / One of the main drawbacks of the OFDM modulation scheme is its high Peak-To-Average Power variation (PAPR) which can induce poor power efficiency at the transmitter amplifier. The digital base band pre-distortion for linearisation of power amplifier and the PAPR mitigation are the most commonly used solution in order to deals with efficiency and linearisation at the high power amplifier. This thesis is focused on the PAPR mitigation solution, and particularly on the adding signal based techniques. The proposed solutions in this report are about improving the Tone Reservation method which is the most popular adding signal based technique for PAPR mitigation, and also the classical clipping method which is the most simple method (in terms of computational complexity) actually.

Cette thèse porte sur la conception d’un amplificateur de puissance à haut rendement entrant dans une architecture d’émission pour des terminaux mobiles multi-radio fonctionnant dans la bande de fréquences 800MHz – 6 GHz. Une architecture polaire avec codeur d’enveloppe ΣΔ a été validée, pour un fonctionnement multiradio, avec un signal test respectant la norme actuellement la plus contraignante, WiMAX mobile – IEEE 802.16e. Cette validation montre la pertinence, du fait de la nature invariante en amplitude du signal issu de l’architecture, d’avoir recours à un amplificateur à haut rendement en classe commutée. Une topologie novatrice d’amplificateur de puissance (PA) a été développée pour la conception et la fabrication de ce circuit. Le procédé de réalisation du PA en technologie ST CMOS SOI 130 nm est détaillé et les simulations sont validées par une caractérisation complète du PA à l’aide de mesures fréquentielles et temporelles. Mesuré avec un signal sinusoïdal à la fréquence de 3,3 GHz, le PA permet d’obtenir une puissance de sortie de +23 dBm avec un rendement en puissance ajoutée de 61% et un gain en puissance de 14 dB. Conçu et réalisé en technologie compatible CMOS, ce PA permet d’envisager une solution type SoC pour l’ensemble de l’architecture / Evolution on demand for circuits for mobile radio transceivers pushes semiconductors industry to increasing integration levels. These constraints, added to those generated by the growing number of current and future generation wireless transmission systems that must coexist into a handheld device have turned multi-standard systems solution obsolete ; parallelizing functional blocs is no more an efficient solution. Reconfigurable multi-radio concept is a major evolution of last systems, offering high power consumption and circuit surface efficiency. This manuscript resumes our research work on multi-radio mobile emitter architectures for the frequency band going from 800 to 6000 MHz and the power amplifier associated with it. A polar architecture which includes a ΣΔ envelope modulator had been validated for multiradio design using à test signal synthesized under the most stringent of current wireless standards; IEEE 802.16e – mobile WiMAX. Validation shows pertinence, up to the non variable amplitude nature of the signal issued of the architecture, of employing a non linear and high efficient power amplifier. An innovative power amplifier topology has been adopted for its design and realization. PA design and realization procedure using 130 nm ST CMOS SOI process has been detailed and validated under PLS simulations and a complete characterization of the PA by frequency and temporal measurements. Characterized under à sine continuous waveform of frequency 3.7 GHz, the PA output power level reaches +23 dBm with a power added efficiency of 61% and a power gain of 14 dB. Designed and realized on fully CMOS compatible technology, this PA facilitates future SoC solutions for architecture plus PA circuits

Le futur réseau mobile 5G est prévu pour être déployé à partir de 2020, dans un contexte d’évolution exponentielle du marché de la téléphonie mobile et du volume de données échangées. La 5G servira de levier à des applications révolutionnaires qui permettront l’émergence du monde connecté. Dans ce but, plusieurs spécifications pour le réseau sont attendues même si aucun standard n’est encore défini et notamment une faible latence, une consommation d’énergie réduite et un haut débit de données. Les bandes de fréquences traditionnellement utilisées dans les réseaux mobiles ne permettront pas d’atteindre les performances visées et plusieurs bandes de fréquences millimétriques sont à l’étude pour créer un spectre complémentaire. Cependant, ces bandes de fréquence millimétriques souffrent d’une forte atténuation dans l’air et dans les matériaux de construction. Plusieurs techniques vont être implémentées pour outrepasser ces limitations dans les zones urbaines denses comme le backhauling, FD-MIMO et beamforming phased array. Ces techniques entraînent l’utilisation d’un grand nombre de transmetteurs dans les stations de bases et dans les dispositifs de l’utilisateur final. La technologie CMOS offre d’indéniables avantages pour ce marché de masse tandis que la technologie FD-SOI offre des performances et fonctionnalités additionnelles. L’amplificateur de puissance est le bloc le plus critique à concevoir dans un transmetteur et consomme le plus d’énergie. Afin d’adresser les challenges de la 5G, plusieurs spécifications concernant la puissance consommée, la linéarité et le rendement sont attendues. Les variations de l’environnement dans les beamforming phased array et le contexte industriel nécessitent des topologies robustes alors qu’une reconfigurabilité au niveau de l’amplificateur de puissance est bénéfique dans le cas de circuits adaptatifs. Cette thèse adresse ces challenges en explorant la conception d’un amplificateur de puissance reconfigurable et robuste pour des applications 5G en intégrant des techniques de design spécifiques et en mettant en avant les avantages de la technologie 28nm FD-SOI pour la reconfigurabilité. / The 5G future mobile network is planned to be deployed from 2020, in a context of exponential mobile market and exchanged data volume evolution. The 5G will leverage revolutionary applications for the advent of the connected world. For this purpose, several network specifications are expected notably low latency, reduced power consumption and high data-rates even if no standard is yet defined. The frequency bands traditionally used for mobile networks will not permit the needed performances and several mmW frequency bands are under study to create a complementary frequency spectrum. However, these mmW frequency bands suffer from large attenuation inbuilding material and in free-space. Therefore, several techniques will be implemented to tackle these limitations indense urban areas like backhauling, FD-MIMO and beamforming phased array. This is leading to a large number of transceivers for base stations and end-user devices. CMOS technology offers undeniable advantages for this mass market while FD-SOI technology offers additional features and performances. The power amplifier is the most critical block to design in a transceiver and is also the most power consuming. To address the 5G challenges, several specifications concerning power consumption, linearity and efficiency are expected. The environment variations inbeamforming phased array and the industrial context drive the need for robust topologies while power amplifier reconfigurability is benefic in a context of adaptive circuits. This thesis addresses these challenges by exploring the conception of a robust and reconfigurable power amplifier targeting 5G applications while integrating specific design techniques and taking advantage of 28nm FD-SOI CMOS technology features for reconfigurability purposes.

La technologie ultra large bande impulsionnelle améliore la précision des systèmes de localisation en intérieur, en limitant les perturbations potentielles liées aux multi-trajets. Une nouvelle norme, destinée aux situations d’urgence, relève le niveau d’émission de puissance de 20 dB, afin de faciliter la localisation au travers d’obstacles épais et l’intervention des secours. Cette thèse s’est attelée à la conception d’un amplificateur conforme à cette norme. Après un état de l’art des amplificateurs de puissance ultra large bande existants, plusieurs circuits sont conçus : une cellule de puissance pour atteindre les niveaux de puissance requis en sortie, et une cellule pré amplificatrice qui fournit un apport de gain. Enfin, un système d’amplification de puissance à polarisation contrôlée exploitant la nature impulsionnelle du signal est proposé. La limitation de l’activation de l’amplificateur à la seule manifestation d’une impulsion permet de réduire drastiquement l’impact énergétique du PA sur un système de localisation. / The use of impulse radio (IR) ultra-wideband (UWB) technology for indoor localization systems both improves signal accuracy and reduces disturbances from multipath. A new standard for emergency situations requires the design of a higher output power UWB power amplifier (PA) as the usual maximum output power has been raised by 20 dB in order to allow the signal to pass through thick obstacles, thus helping rescue operations. First, a UWB PA state of the art is presented, and the design of both a power cell and a driver cell are detailed, to achieve the required output power level and additional gain, respectively. Finally, a bias controlled amplification system is described, taking advantage of the IR profile of the UWB signal. The PA is activated only for pulse occurrences, reducing drastically its power consumption.

Ce travail concerne la linéarisation des amplificateurs de haute puissance en utilisant la pré-distorsion numérique. L’amplificateur de haute puissance est un composant non-linéaire. La pré-distorsion numérique adaptative en bande de base est un technique efficace pour linéariser ses non-linéarités et ses effets de mémoire. Les modèles de la pré-distorsion numérique de basse complexité sont étudiés dans cette thèse. Un algorithme est proposé pour déterminer une structure optimale de modèle uni-étage ou multi-étage en prenant compte du compromis entre la précision de modélisation et la complexité. La structure cascadée, qui est avantageuse en complexité comparé avec celle d'uni-étage, est étudiée avec des méthodes d'identifications différentes. En termes d'implémentations expérimentales, l'étude d'impact des choix de gain différents est approfondie dans cette thèse. Toutes les études ont été évaluées par un amplificateur de puissance Doherty / This dissertation contributes to the linearization techniques of high power amplifier using digital predistortion method. High power amplifier is one of the most nonlinear components in radio transmitters. Unfortunately, for most current types of power amplifiers, a good efficiency is obtained at the price of a poor linearity especially with modern communication waveforms. Baseband adaptive digital predistortion is a powerful technique to linearize the power amplifiers and allows to push the power amplifier operation point towards its high efficiency region. Linearization of power amplifiers using digital predistortion with low complexities is the focus of this dissertation. An algorithm is proposed to determine an optimal model structure of single-stage or multi-stage predistorter according to a trade-off between modeling accuracy and model complexity. Multi-stage cascaded digital predistortions are studied with different identification methods, which have advantages on complexity of model identification compared with single-stage structure. The linearization performances are validated by experimental implementations on test bench. In terms of experimental implementations, this dissertation studies the impact of different gain choices on linearized power amplifier. All studies are evaluated with a Doherty power amplifier

Ce travail porte sur la conception d'un amplificateur de puissance à 79 GHz et la co-intégration de l'amplificateur de puissance et l'antenne en technologie silicium SiGe. L'objectif de la thèse est de développer un module radiofréquence à l'émission pour des applications radar à 79 GHz. Ce module sera composé d'un amplificateur de puissance, d'une antenne et du circuit d'adaptation PA/Antenne. L'inter-étage entre le PA et l'antenne est une source supplémentaire d'atténuation du signal, d‟autant plus rédhibitoire en technologie intégrée pour des fréquences aussi élevées. En réalisant une conception commune, ou co-design, de l'antenne et de l'amplificateur de puissance (PA), nous pouvons, à terme, nous affranchir du traditionnel inter-étage d'adaptation d'impédance entre ces deux blocs. Plus précisément, il convient de dimensionner l'antenne afin qu'elle présente a la sortie du PA l'impédance optimale que requiert son rendement en puissance maximum. / This work focuses on the design of a power amplifier (PA) at 79 GHz and the co-integration of the PA and the antenna on SiGe technology. The objective of this thesis is to develop a RF front-end block for radar applications at 79 GHz. This block is compound of a power amplifier, antenna and PA/Antenna inter-stage matching. The inter-stage between the PA and the antenna adds supplementary losses in the global performances, especially prohibitive in integrated technology for high frequencies. The co-design of the antenna and the PA allows to suppress the traditional inter-stage impedance matching between these two blocks. More specifically, it is suitable to design the antenna with the appropriate output impedance of the PA which gives optimal performances for maximum power and efficiency.

Depuis la première génération de téléphone mobile, de nombreuses fonctions et outils ont été intégrés dans nos terminaux. Il y a vingt ans, nous utilisions nos téléphone pour émettre des appels et envoyer/recevoir des messages. Aujourd’hui, l’accès à internet, la radio, l’appareil photo, des jeux et de la musique sont des fonctionnalités que l’on retrouve dans nos téléphones mobiles.Dans un contexte de téléphonie pouvant adresse plusieurs standards, l’objectif de cette thèse est de concevoir et de réaliser l’implémentation d’une architecture capable d’améliorer la linéarité de notre émetteur pour le standard 3G, utilisant des composants analogiques et numériques. Pour cela, notre étude se concentrera sur l’amélioration de la linéarité, tout en maintenant une consommation la plus faible possible mais également tout en évitant d’augmenter la taille d’une puce 3G. Nous allons démontrer qu’il est possible d’intégrer une technique de linéarisation tout en maintenant une consommation et une surface en silicium.Le premier chapitre présente différentes architectures d’émetteurs et des techniques de linéarisation avec leurs avantages et inconvénients. Il est également présenté des moyens d’évaluer l’efficacité d’un émetteur par des simulations ou des mesures. L’objectif de cette partie est de choisir une technique de linéarisation à laquelle nous associerons une architecture d’émetteur afin de répondre le plus rigoureusement à notre application et ces contraintes émanant.Le second chapitre détaille le fonctionnement du système complet, la partie numérique et la partie analogique, s’appuyant sur des études théoriques. Nous commencerons en détaillant les contraintes et les précautions qui doivent être prises en compte par le concepteur afin d’étudier l’instabilité et le bruit produit par l’émetteur. Nous décrierons alors deux algorithmes numériques permettant de réaliser la correction des signaux. Des simulations au niveau système de la boucle Cartésienne seront également présenté utilisant, dans un premier temps un amplificateur de puissance idéal, pour ensuite utilisé un amplificateur de puissance réalisé en technologie BiCMOS, et finalement un amplificateur de puissance conçu en technologie CMOS, qui est celle choisie pour notre étude.Le troisième chapitre présente la synthèse de la partie numérique en technologie CMOS des deux algorithmes précédemment cités, elle prend en compte toutes les étapes ; du code VHDL jusqu’au layout, permettant de réaliser un circuit numérique. Ensuite, il est décrit chaque composant de la boucle cartésienne, avec leurs propres simulations ou mesures. De plus, il est important de garder à l’esprit que l’objectif de cette thèse repose sur l’intégration du système complet (partie analogique et numérique) en technologie CMOS 65nm de STMicroelectronics, démontrant ainsi la faisabilité de la solution.Dans un premier temps, nous décrirons la partie numérique permettant de réaliser les étapes de correction de phase et de soustraction des signaux en technologie ASIC. L’algorithme de CORDIC a pour avantage de minimiser la consommation et l’occupation en Silicium de la partie analogique. Par la suite, l’architecture et les spécifications de chaque brique de base constituant la partie analogique seront présentées. Dans notre cas, la chaîne directe est composée de filtres, de mélangeurs, et d'un amplificateur de puissance. Notre objectif est de réaliser ces trois fonctions avec le minium de consommation et une surface du circuit la plus faible possible, ceci permettant une intégration plus aisée.Finalement, les simulations système seront présentées utilisant le logiciel de simulation ADC (Advanced Design Software) d’Agilent pour la partie analogique. Des co-simulations ont été réalisées sur le système complet, utilisant SystemVue pour la partie numérique. Les simulations réalisant ADS nous ont fourni les performances de chaque brique de base s’appuyant sur les caractéristiques des transistors. / Since the first generation of mobile phones, a lot of functions, standards and tools have been integrated on handsets. Twenty years ago, consumers could use their mobile phones only to call and to send messages. Nowadays, internet access, radio, cameras, games and music are included and available as options for every mobile phone.All of these new services make the cost of production for a cellular phone more expensive. Despite that, industry has to find a solution to maintain their products the most attractive as possible including the large range of integrated functions.In the context of interaction with other standards, the aim of this thesis is to design and implement a chipset able to improve the linearity of a transmitter for third generation mobile phones, using both digital and analog technologies. For this purpose, the study will focus on the improvement of the linearity, keeping the consumption and the die area of the circuit as small as possible. We will prove that linearization on an integrated circuit is possible with almost the same consumption and die area occupation compared to a classic transmitter.The first chapter presents the different architectures used for a transmitter and various linearization techniques with their advantages and drawbacks. Some metrics are also presented in order to evaluate these architectures. The goal of this part is to choose a linearization technique associated to a transmitter in order to fit with our application and constraints.The second chapter explains the complete system, digital and analog parts, with theoretical studies. We will start by detailing the constraints and precautions that must be taken into account by the designer to study the instability and the noise generated by the transmitter. We will describe how two algorithms make signal corrections. In the last part we will show system level simulations of the Cartesian Feedback using, first, an ideal power amplifier (PA), then, a PA in a BiCMOS technology, and finally, a PA in a CMOS technology that will be used for the final integrated circuit.The third and last chapter shows the digital synthesis in a CMOS technology of the two algorithms previously mentioned, considering all steps, from the VHDL code until the layout of the digital part. We will describe and simulate each analog building block of the Cartesian Feedback, with the measurement results for some of them. Each chapter will be working towards the goal of this study, demonstrated in this part: to make an integrated system, with its complete solution and simulations.This chapter presents the integration of the analog and digital Cartesian Feedback described previously in 65nm CMOS technology from STMicroelectronics. First, the digital part generating the phase correction and subtraction will be shown in ASIC technology, with a CORDIC algorithm to reduce its consumption and size. Secondly, the architecture and specification of building blocks will be shown. In our case, the direct path is composed of filters, RF modulator and a Power Amplifier. Our objective is to design these three functions to minimize the consumption and the silicon area of the integrated architecture. Finally, system level simulations will be presented using the ADS (Advanced Design Software) from Agilent for the analog part. Co-simulations have been done to analyze the whole system, with SystemVue for the digital part. The simulations using ADS will provide the performance of each building block on the transistors level.