Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2012-10-22T12:24:40Z (GMT). No. of bitstreams: 1 237658.pdf: 2022259 bytes, checksum: 9be37e928b78385096008eef80d90552 (MD5) / This work proposes a system, of very low power consumption, able to monitor the remaining charge of the batteries used in implantable electronic devices through voltage and impedance analysis. The system contains a sample-and-hold circuit and a Gm-C active filter. This filter is composed by OTA amplifiers using series and parallel association of transistors. Besides, the system contains level-shift circuits that condition the signal for the range of the A/D converter (0 V to 1.25 V). Each block was developed using analog techniques and the ACM MOSFET model, which allows for a good trade-off between area end power consumption. The system functionality was verified through simulation and through prototypes implemented on the TSMC 0.35 ìm and AMS 0.35 ìm technologies. O presente trabalho propõe um sistema de baixíssimo consumo, capaz de monitorar a carga remanescente de baterias utilizadas em dispositivos eletrônicos implantáveis através da medida da tensão e da impedância das mesmas. O sistema é composto por um circuito sample and hold seguido por um filtro ativo Gm-C. Tal filtro é composto por amplificadores OTA conciliando técnicas de associação série e paralelo de transistores. Além destes, o sistema possui deslocadores de nível que condicionam a excursão do sinal para uma faixa de conversão do conversor A/D de 0 V a 1,25 V. Cada bloco foi desenvolvido conciliando técnicas analógicas às equações do modelo ACM do MOSFET, possibilitando assim, através de equações simples, estabelecer um bom compromisso entre área e consumo adequados ao projeto. A funcionalidade do sistema bem como de cada bloco foi testada sob forma de simulação e comprovada através de protótipos implementados nas tecnologias TSMC 0.35 µm e AMS 0.35 µm.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2012-10-20T07:12:13Z (GMT). No. of bitstreams: 1 189149.pdf: 2300431 bytes, checksum: 57f0705a080b39ed3c1fbc8dc0027c90 (MD5) / O mercado e a necessidade de se implementar equipamentos portáteis têm pressionado a indústria a produzir circuitos com tensões de alimentação muito baixas. A tendência envolve a ambos circuitos, digitais e analógicos. Para o projeto de circuitos analógicos, uma das mais sérias limitações que surgem quando a tensão de alimentação é reduzida é a dificuldade de se ligar as chaves MOS em toda a excursão de tensão. A técnica de MOSFET chaveado (SM), recentemente introduzida, é uma técnica de dados amostrados útil para operação à baixa tensão de alimentação visto que todas as chaves em circuitos SM operam à tensão constante dentro da faixa de condução do MOSFET. Além disso, a técnica SM não necessita nem de processos dedicados nem de esquemas de multiplicação de clock. O bloco básico de construção da técnica SM é um sample-and-hold (célula de meio atraso) para baixa tensão composto de um amplificador operacional e transistores MOS operando na região triodo. A programação dos circuitos SM, a qual é executada através de divisores de corrente totalmente com MOSFETs (MOCDs), é simples e não requer muita área de silício. Neste trabalho, é desenvolvida uma análise matemática da estrutura básica SM, a célula de meio atraso, e esquemas de compensação de offset são discutidos. A célula é implementada com tecnologia AMS 0,35mm e resultados de testes são apresentados. Um filtro programável SM para baixa tensão também é implementado, em um processo CMOS de 1,6mm. O filtro contém um conversor v/i, uma célula de meio atraso, uma seção biquadrática (contendo compensação de offset por auto-zero e MOCDs para programação) e um conversor v/i.

Orientador: Elnatan Chagas Ferreira / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-21T10:30:54Z (GMT). No. of bitstreams: 1 Martins_EvandroMazina_M.pdf: 9075625 bytes, checksum: 83e7f70868e0eac7053882918109502e (MD5) Previous issue date: 1996 / Resumo: Na arquitetura duplo "folding" com interpolação, os bits mais significativos são determinados pela quantização do sinal de entrada usando um circuito "folding" e os bits menos significativos são obtidos pela técnica de interpolação. A maioria das soluções empregadas para implementar uma técnica de interpolação utiliza a interpolação resistiva ou uma técnica de interpolação por divisão de corrente (com transistores NMOS). Estas técnicas de interpolação têm alguns aspectos indesejáveis. Alternativamente, este trabalho propõe fazer a interpolação no circuito de "folding encoder" e nos "latches" mestre do conversor A/D. Os resultados mostraram que a nova técnica de interpolação permite construir conversores A/D de 8 bits, porém é necessário cuidados especiais na determinação das áreas dos transistores que fazem a interpolação dupla. Nos conversores A/D tipo duplo "folding", um conjunto de alguns "latches" mestre-escravo transforma a informação analógica interpolada em um código circular. Um erro de decisão em um "latch" mestre-escravo pode causar erro no código circular (denominado erro de bolha). Técnicas de correção de erro detectam e corrigem os erros de bolha, melhorando a razão de erro do conversor A/D. Este trabalho também propõe e descreve um novo método para a técnica digital de correção de erro que detecta e corrige erros de bolha durante a detecção da transição de zero para um do código circular. Além disso, este trabalho propõe uma nova topologia para o conversor A/D que permite diminuir a complexidade do circuito e o consumo de potência, com a conseqüente redução da área do "chi / Abstract: In a double folding architecture with interpolation, the most significant bits are detennined by the quantization of input signal using a folding circuit and the least significant bits are obtained by interpolation technique. Most of the solutions employed to implement an interpolation technique use a resistive interpolation or a current division interpolation technique (with NMOS transistor). Theseinterpolation techniques have some undesirable features. Alternatively, this work proposes to make the interpolation in the folding encoder circuit and in the master latches of the A/D converter. The results showed that the new interpolation technique allows to build A/D converters of 8 bits, even so it is necessary special care in the determination of the areas of the transistors that make the double interpolation. In double folding A/D converters, a set of some master-slave latches transfonns the interpolated analog infonnation into circular code. A decision error in a master-slave latch may cause error in the circular code (the so-called bubble error). Error correction techniques detect and correct bubble errors improving the error rate of the A/D converter. This work also proposes and describes a new method for digital error correction technique that detects and corrects bubble errors during the transition detection from zero to one for circular code. Furthermore, this work proposes a new topology for the A/D converter that allows the decrease of circuit complexity and of the potency consumption, with the consequent reduction of the area of the " chip " / Mestrado / Doutor em Engenharia Elétrica

Orientador: Alberto Martins Jorge / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-14T03:33:10Z (GMT). No. of bitstreams: 1 AvilezFilho_OseasValentede_D.pdf: 1896002 bytes, checksum: 3239da7542d6389b9269fb4883640944 (MD5) Previous issue date: 1986 / Resumo: Neste trabalho apresentamos uma nova técnica de conversão A/D não linear, aplicável a conversores do tipo dupla rampa. O trabalho envolve a generalização da técnica, um estudo particular para linearização de funções polinomiais e o projeto e construção de um conversor desenvolvido na confecção de equipamentos de medida e apontam para a viabilidade de se incorporar as técnicas utilizadas em circuitos integrados com tecnologia MOS. / Abstract: A new technique for obtaining nonlinear A/D conversion with convencional dual slope converter is presented. The work includes the generalization of the conversion method, a particular study for linearization of polinomyal functions, and the realization of a pratical converter. The results showed that the new converter can be largely used in measument equipment, and the technique can be applied in the design of MOS monolithic A/D converters. / Doutorado / Doutor em Engenharia Elétrica

Orientador: Wilmar Bueno de Moraes / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-20T16:30:54Z (GMT). No. of bitstreams: 1 RazeraJunior_LuizAntonio_M.pdf: 7873920 bytes, checksum: b7748693f53982ebb310925dc2abd3aa (MD5) Previous issue date: 1995 / Resumo: Resumo: Este trabalho apresenta o equacionamento matemático, as simulações e análises detalhadas do comportamento DC, distorção harmônica, resposta em freqüência e excursão do sinal de entrada de dez conversores tensão-corrente, ou transcondutores, que utilizam transistores MOS operando na região de saturação. Estes transcondutores estão subdivididos em quatro grupos, correspondentes aos quatro capítulos do trabalho. São eles: Transcondutores com Pares Diferenciais; Transcondutores com Polarização Adaptativa; Transcondutores em Classe AB; Transcondutores Projetados no DEMIC/FEE-UNICAMP. São tecidos comentários acerca de cada circuito, enfatizando seus pontos positivos e negativos, além de comparações entre os transcondutores de um mesmo grupo. Sugestões e propostas d.e melhorias também são realizadas, além da verificação das mesmas através de simulações / Abstract: This work presents the mathematical equations, simulations and detailed analysis of DC behavior, harmonic distortion, frequency response and input signal excursion of ten V-I converters, or tranconductors, that use MOS transistors on the saturation region of operation. Those transconductors are divided into four groups, which corresponds to the four chapters of the thesis. They are: Transconductors with Differential Pairs; Transconductors with Adaptative Biasing; Class AB Transconductors; Transconductors Designed at DEMIC/FEE-UNICAMP. Comments are done on each circuit, enhancing their positive and negative aspects, besides comparisons among transconductors of a same group. Suggestions and enhancement proposes are also realized, besides their verification by simulations / Mestrado / Mestre em Engenharia Elétrica

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-24T06:48:19Z (GMT). No. of bitstreams: 1 Bozinis_GeorgeE_M.pdf: 2899398 bytes, checksum: 3d790d64c0c423b0e5a762078d44dc29 (MD5) Previous issue date: 1998 / Resumo: O texto está organizado de forma a mostrar quais são as etapas necessárias para projetar um conversor A/D utilizando a técnica de conversão 'sigma¿ 'delta¿. Neste contexto se faz: uma análise do quantizador de um bit, do modulador e do filtro decimador; o desenvolvimento de uma equação que, levando em consideração os parâmetros que caracterizam um filtro passa-baixas, calcula o valor mínimo para a relação sinal ruído deste conversor; a aferição desta equação obtida com a de Brandt [1], mostrando que as duas podem ser utilizadas em conjunto; e a otimização do demodulador quanto à taxa de operações realizadas (ou ocupação do processador utilizado para sua implementação). Como resultado adicional é achada uma expressão para o valor da energia do ruído na saída do modulador / Abstract: This paper presents a relationship between the parameters that characterize a low-pass decimation filter and the worst case signal-to-noise ratio (SNR) of a sigma delta AID converter. It establishes a minimurn value for the SNR including the effects of the modulator with explicit equations for orders one, two and three. The obtained relationship is useful for designing the decimation filter, which complies with the resolution of the targeted AID converter / Mestrado / Mestre em Engenharia Elétrica

Orientador: Nobuo Oki / Banca: Suely Cunha Amaro Mantovani / Banca: Vlademir de Jesus Silva Oliveira / Resumo: Neste trabalho é apresentado um conversor analógico digital com resolução de 10 bits e arquitetura pipeline, que consiste em um conversor de multi-passos de processamento concorrencial e do tipo Nyquist. É realizado o desenvolvimento das partes do conversor com maior enfoque na parte analógica. Técnicas para melhoria do desempenho do conversor são apresentadas visando principalmente, a minimização dos efeitos de tensão de offset dos comparadores e baixo consumo de potência. Um amplificador operacional, com realimentação positiva é apresentado visando um aumento do seu ganho, sem comprometimento no seu consumo de potência. Os testes efetuados foram feitos através de simulações utilizando tecnologia CMOS de 0,35 μm, tensão de alimentação em 1,8 Volts e frequência de chaveamento dos transistores em 5 MHz. Nestes testes são apresentados os resultados das partes do conversor com a utilização das técnicas propostas, mostrando o alcance dos resultados esperados / Abstract: In this work is presented a analog to digital converter with a resolution of 10 bits and pipeline architecture, which consists in a multi-converter competitive processing steps and the Nyquist Limit type. It is carried out the development of the parties of the converter with greater focus on the analog. Techniques for improving the performance of the converter are presented aiming primarily, minimization of the effects of the offset voltage comparators and low power consumption. An Operational Amplifier with positive feedback is presented aiming an increase of its gain, without compromising on your power consumption. The tests performed were made through simulations using CMOS technology 0.35 μm, voltage supply at 1.8 Volts and switching frequency of transistors of 5 MHz. These tests presented the results of the parties of the converter with the use of the techniques proposed, showing the reach of the expected results / Mestre

Dissertação apresentada para obtenção do grau de Doutor em Engenharia Electrotécnica e de Computadores, na Faculdade de Engenharia da Universidade do Porto, sob a orientação do Prof. Doutor José Alfredo Ribeiro da Silva Matos / O trabalho de investigação foi apoiado pelo Programa PRAXIS XXI - Bolsa Ciência/BD/2537/93

OLIVEIRA, H. A. Sistema ininterrupto de energia de dupla conversão isolado de 6KVA. 2007. 137 f. Dissertação (Mestrado em Engenharia Elétrica) - Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2007. / Submitted by João silva (jpauloqxb@gmail.com) on 2016-06-15T18:35:00Z No. of bitstreams: 1 2007_dis_haoliveira.pdf: 4191735 bytes, checksum: 1371f57859c2345aba2f22bf320af9ac (MD5) / Approved for entry into archive by Marlene Sousa (mmarlene@ufc.br) on 2016-08-22T12:09:52Z (GMT) No. of bitstreams: 1 2007_dis_haoliveira.pdf: 4191735 bytes, checksum: 1371f57859c2345aba2f22bf320af9ac (MD5) / Made available in DSpace on 2016-08-22T12:09:52Z (GMT). No. of bitstreams: 1 2007_dis_haoliveira.pdf: 4191735 bytes, checksum: 1371f57859c2345aba2f22bf320af9ac (MD5) Previous issue date: 2007 / This work presents the design, implementation and experimental results of a 6kVA dual conversion uninterrupt power supply (UPS) with isolated output. The system is composed by a full-bridge inverter using unipolar modulation switching strategy, a battery charger, a bypass circuit and a supervisory system. Improvement techniques were used, such as: DC level reduction in the transformer, transformer leakage inductance as filter component, leakage inductance reduction in the power PCI and paralleled IGBTs to achieve the required power. The design methodology and experimental results of an industrial prototype were presented to validate the theoretical analysis and confirm the system performance. / Neste trabalho foram abordados o projeto, implementação e obtenção de resultados de uma UPS de 6kVA de dupla conversão com isolamento na saída. O sistema é constituído de um inversor em ponte completa com modulação unipolar, carregador de baterias com topologia Buck, baterias, sistema supervisório e o circuito de bypass. Para aperfeiçoamento do sistema foram utilizadas: técnica de redução de nível de tensão DC no transformador, estudo da utilização da indutância de dispersão do transformador como filtro, redução de indutâncias parasitas no layout do estágio de potência e a utilização de IGBT’s discretos em paralelo para obtenção da potência requerida. A metodologia de projeto e os resultados experimentais de um protótipo com caráter industrial são apresentados para validar a análise teórica e comprovar o desempenho do sistema.

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T10:28:20Z (GMT). No. of bitstreams: 1 CharrySierra_Ximena_M.pdf: 5092316 bytes, checksum: f3281f9aabede935dc3fd997de01dba8 (MD5) Previous issue date: 1996 / Resumo: Este trabalho tem por objetivo o estudo de dois comparadores de corrente, conhecidos como Comparador de Corrente com Efeito de Modulação de Canal e Comparador de Corrente com Realimentação Positiva. Foi realizado o projeto dos comparadores de corrente, bem como as simulações e análises OC e transiente para avaliar o desempenho dos mesmos. Como resultados obtidos, tem-se que o comparador de corrente com efeito e modulação de canal obteve uma resolução de 8 bits para uma faixa dinâmica entre 10 'mu'A e 100 'mu'A. Para diferenças entre as correntes de entrada e de referência acima dos 10 'mu'A a freqüência de operação se manteve acima de 100 MHz, para uma capacitância de carga interna de 0.1 pF. O comparador de corrente com realimentação positiva obteve alta resolução (maior que 10 bits). Porém, a freqüência de operação do circuito permaneceu entre 50 a 60 MHz para diferenças de correntes maiores que 12 'mu'A utilizando a mesma carga capacitiva. Como aplicação dos comparadores de corrente foi escolhido um conversor A/D algorítmico em modo corrente. De acordo com os resultados apresentados anteriormente, conclui-se que o comparador de corrente com efeito de modulação de canal obteve maior freqüência de operação, enquanto o comparador de corrente com realimentação positiva teve um melhor desempenho, no que se refere à resolução. Dado que o conversor A/D algorítmico se caracteriza pela baixa taxa de conversão, para sua implementação foi escolhido o comparador de corrente com realimentação positiva. No conversor A/D projetado, a resolução alcançada foi de 10 bits, para uma freqüência de operação de 40 KHz. Houve a necessidade de se utilizar espelhos de corrente do tipo cascode regulado modificado. Porém, erros associados aos espelhos de corrente comprometeram o melhor desempenho do conversor A/D. Como já se previa, o comparador de corrente com realimentação positiva apresentou um excelente desempenho ao atuar no conversor A/D, tanto na freqüência de operação como na resolução / Abstract: The rnain objective of this work is the study of two current comparators, known as Channel Lenght Modulation Current Cornparator and Positive Feedback Current Cornparator. The design of the cornparators were done, as well as simulations, OC and transientanalysisto verifytheir perforrnance. As final results, the channellenght modulation current cornparator had an 8 bit resolution, with a dinarnic range between 10 'mu'A and 100 'mu'A. When the diference between the reference current and the input current was higher than 10 ?mu'A, the operation frequency kept higher than 100 MHz, for a load capacitance of 0.1 pF. The positive feedback current cornparator had higher precision (more than 10 bits). Nevertheless, the operation frequency kept between 50 and 60 MHz for current diferences higher than 12 'mu'A, with the sarne capacitive load. A current mode algorithrnic A/D converter was chosen as an aplication of the current cornparators. With the results above presented, it can be seen that the channel lenght rnodulation current cornparator had higher operation frequency, and the positive feedback current cornparator had a better perforrnance, when taking into account precision. As the algorithmic A/D converter is caracterized bya low conversion rate, the cornparator chosen was the positive feedback one. On the A/D converter designed, a 10 bits precision was reached, for an operation frequency of 40 KHz. It was necessay to use rnodifyed regulated cascode current rnirrors. Altough, small errors associated to the current rnirrors cornprornised a better perforrnance of the converter. As it was forseen, the positive feedback current cornparator presented an excelent performance inside the A/D converter, in frequency and precision / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica