Thesis (Ph. D.)--University of Wisconsin--Madison, 1974. / Typescript. Vita. eContent provider-neutral record in process. Description based on print version record. Includes bibliographical references.

This study examined an existing industrial workstation at an automobile assembly plant using computer aided ergonomics and digital human models. The purpose of this evaluation was the development of a methodology useful for evaluating workstations to identify potential design issues that could result in musculoskeletal injury in a real work environment. An ergonomic risk assessment was conducted on a lifting task while being performed both manually and using an assist device. JACK digital human modeling and ergonomics software were used to conduct a computer-based ergonomic analysis. Four analysis tools in JACK (static strength analysis, rapid upper limb assessment, metabolic energy expenditure analysis and NIOSH lift analysis) were used to evaluate the potential injury risk of the current method of task performance and there is any difference between using and not using the assist device. Muscle activity was measured by electromyography (EMG) to identify physiological indicators of fatigue. Also, Borg¡¯s Rate of Perceived Exertion (RPE) scale was administered to obtain psychophysical data. Results of this study revealed that there were relative stresses on the trunk and arm areas when the task was performed manually. The results also suggest although using the assist device decreased injury risk potentially, use of the assist device had an adverse impact on the productivity of the assembly line. Based on the findings of this study, the methodology used appears to be an appropriate ergonomic analysis tool for assessing and predicting potential risks associated with the design of industrial workstations. Furthermore this methodology can be extended to designing and redesigning industrial workstations.

<p>This dissertation is a careful study of characterization in the Cupid and Psyche episode (IV.28 - VI.24) in Apuleius’ <em>Metamorphoses</em>. In general, although the <em>Metamorphoses</em> has been the subject of a good deal of scholarly interest as of late, there has previously been minimal focused examination of characterization in the Cupid and Psyche section. This dissertation therefore represents an important contribution to current scholarship and uses a multi-faceted approach which includes investigation of the characters’ relationships to one another, roles, function, speech, intertextual connections, and questions of genre and authorial technique.</p> <p>After a brief discussion of preliminaries such as the scope of the study, methodology, and the isolation of the Cupid and Psyche narrative from the rest of the novel, Chapter One examines the minor characters of the episode. The minor characters are defined and then placed into five groups for analysis: the invisible servants, the personifications of the abstract concepts, the floral and faunal characters, the animate object, and the deities. Chapter Two addresses the role of Psyche’s family in the narrative, covering her parents’ small but important contribution and her sisters in their larger role as Psyche’s secondary adversaries. Chapters Three, Four, and Five investigate the characterization of Venus, Cupid, and Psyche respectively. The Conclusion summarizes the larger picture of Apuleius and his approach to characterization and reviews some of his favorite techniques of characterization, as well as his approach to the characterization of females.</p> / Doctor of Philosophy (PhD)

Made available in DSpace on 2015-04-14T13:56:16Z (GMT). No. of bitstreams: 1 412872.pdf: 5822459 bytes, checksum: 92433e5505b06d2b251a2d0c943d8652 (MD5) Previous issue date: 2009-03-31 / Atualmente, grande parte dos equipamentos eletr?nicos utilizam circuitos s?ncronos que s?o controlados por um sinal de rel?gio (clock ) global. Este sinal estabelece o exato momento em que os registradores devem capturar os dados e assim, sincroniza as opera??es do sistema. Contudo, este tipo de circuito pode apresentar uma s?rie de problemas como, por exemplo, grande sensibilidade ao ru?do, al?m de apresentar altos ?ndices de emiss?o eletromagn?tica e por conseguinte, afetar outros circuitos vizinhos com este tipo de ru?do. Neste contexto, os circuitos ass?ncronos surgem como uma alternativa extremamente vi?vel e interessante no que diz respeito ao projeto de sistemas intrinsicamente mais robustos ao ru?do. Entretanto, o uso de circuitos ass?ncronos em larga escala ? nitidamente limitado pela maior complexidade de projeto e principalmente pela inexist?ncia de ferramentas CAD capazes de darem suporte a todas as fases de desenvolvimento dos mesmos e a necessidade de mudan?a de paradigmas por parte dos projetistas. Assim, o presente trabalho tem como principal objetivo comparar sistemas s?ncronos com ass?ncronos gerados a partir de uma dada t?cnica de dessincroniza??o de forma a estabelecer a robustez associada a cada um dos circuitos. Esta t?cnica de dessincroniza??o, desenvolvida em 2004 representa uma grande refer?ncia na ?rea de projeto de circuitos ass?ncronos. Ela ? baseada no uxo de projeto de circuitos s?ncronos e representa uma solu??o bastante simples, capaz de gerar circuitos ass?ncronos a partir de descri??es s?ncronas. Al?m disso, esta t?cnica pode ser implementada atrav?s do uso de ferramentas de CAD convencionais j? existentes no mercado. Finalmente, para validar a t?cnica de dessincroniza??o acima mencionada, foram realizados v?rios experimentos de inje??o de falhas atrav?s do uso de interfer?ncia eletromagn ?tica (EMI) irradiada e conduzida de acordo com as normas IEC 62.132-2 e IEC 61.004-29. A plataforma de ensaios utilizada foi projetada e desenvolvida pela equipe do Laborat?rio SiSC (Sistemas, Sinais e Computa??o) da PUCRS. Sobre esta plataforma, uma placa SMD com seis camadas contendo v?rios FPGAs e l?gica de controle, duas vers?es distintas do processador (softcore) DLX foram mapeadas em FPGA e o programa aplicativo carregado em mem?ria BRAM. A an?lise dos resultados obtidos durante os experimentos de inje??o de falhas indica que a t?cnica proposta ? capaz de gerar e cientemente circuitos ass?ncronos e que estes, quando expostos a EMI, s?o sem d?vida mais robustos do que os circuitos s?ncronos.

Made available in DSpace on 2015-04-14T13:56:21Z (GMT). No. of bitstreams: 1 433276.pdf: 19761233 bytes, checksum: ae3d3981f10d3a7c7e8d6e45d188364c (MD5) Previous issue date: 2011-03-24 / Atualmente, sistemas eletr?nicos embarcados (System-on-Chip -SoC) s?o cada vez mais populares, com custos cada vez menores e performance cada vez mais elevada usados em aplica??es cr?ticas. Por esta raz?o, ? necess?rio que estes sistemas sejam extremamente confi?veis e robustos. Observa-se que a grande maioria dos SoCs utilizados atualmente faz uso do paradigma s?ncrono, o qual se baseia em um sinal de rel?gio global para sincronizar todo o circuito. Por?m, ? importante salientar que essa arquitetura apresenta s?rios problemas relacionados ? compatibilidade eletromagn?tica(Electromagnetic Compatibility - EMC), tanto no que tange ? emiss?o quanto ? susceptibilidade. Neste contexto, circuitos ass?ncronos representam uma alternativa extremamente vi?vel capaz de aminizar e at? mesmo solucionar tais problemas de EMC, pois circuitos ass?ncronos tendem intrinsecamente a serem mais robustos ao ru?do magn?tico. A grande dificuldade frente ao paradigma ass?ncrono esta fundamentada ao fato de que projetistas n?o est?o preparados para essa mudan?a de paradigma bem como uma car?ncia de ferramentas de CAD voltadas para o desenvolvimento deste tipo de circuito no mercado. Assim, esta disserta??o de mestrado visa propor uma metodologia de projeto de circuitos ass?ncronos que correlacione o tipo de ru?do eletromagn?tico existente no meio onde o circuito ser? operado com a confiabilidade esperada para o mesmo. Basicamente, este objetivo ? alcan?ado atrav?s do aumento progressivo dos atrasos da l?gica de controle dos circuitos de hamdshaking entre est?gios de um circuito pipeline ass?ncronos. Ao final, este trabalho apresenta resultados de experimentos pr?ticos realizados para validar a metodologia proposta atrav?s da inje??o de ru?do conduzido nas linhas de alimenta??o (Power Supply Disturbances - PSD) de diferentes vers?es do circuitos ass?ncrono adotado como estudo-de-caso. Os experimentos pr?ticos foram realizados de acordo com o Standard internacional IEC 61.00-4-29, que define par?metros para a gera??o de ru?do nas linhas de alimenta??o de circuitos e sistemas eletr?nicos integrados

Made available in DSpace on 2015-04-14T14:49:03Z (GMT). No. of bitstreams: 1 408676.pdf: 1863954 bytes, checksum: 7f026fbfa1bbb9480c40be1e092502f8 (MD5) Previous issue date: 2008-02-19 / Devido ? evolu??o das tecnologias submicr?nicas, hoje ? poss?vel o desenvolvimento de sistemas cada vez mais complexos dentro de um chip. Entretanto, esta evolu??o est? inviabilizando algumas pr?ticas de projeto tradicionais. O uso de comunica??o intrachip multiponto, exemplificada por arquiteturas de barramento, e o desenvolvimento de sistemas completamente s?ncronos s?o exemplos destas pr?ticas. Adicionalmente, a dissipa??o de pot?ncia est? se tornando uma das principais restri??es de projeto devido, por exemplo, ao aumento do uso e relev?ncia de produtos baseados em baterias como PDAs, telefones celulares e computadores port?teis. Uma alternativa para superar estas pr?ticas de projeto que est?o perdendo viabilidade ? a utiliza??o de redes de comunica??o intrachip que d?em suporte ao desenvolvimento de sistemas globalmente ass?ncronos e localmente s?ncronos (GALS). Este trabalho tem como principal alvo o desenvolvimento de suporte para o projeto utilizando o paradigma GALS em FPGAs. FPGAs foram selecionados como arquitetura alvo porque dispositivos comerciais atuais j? possuem parte da infra-estrutura para dar suporte a sistemas GALS, incluindo m?ltiplos dom?nios de rel?gio em um ?nico dispositivo. Tamb?m, FPGAs s?o dispositivos essenciais na etapa de verifica??o de projetos complexos que ser?o mais tarde sintetizados como circuitos integrados dedicados. Ao longo do trabalho, tr?s eixos de viabiliza??o de projeto GALS em FPGAs foram abordados, cada um gerando resultados pr?ticos. Primeiro, foi proposta e desenvolvida uma biblioteca de macro blocos para dar suporte ao projeto de dispositivos ass?ncronos em FPGAs de forma compacta e eficiente. Segundo, ap?s uma fase de compara??o de interfaces ass?ncronas sugeridas na literatura para FPGAs e ASICs, foi proposta e validada SCAFFI, uma fam?lia de interfaces ass?ncronas para comunica??o de m?dulos s?ncronos com rel?gios distintos. Terceiro, dois tipos de roteadores de redes intrachip com suporte para o projeto de sistemas GALS foram propostos e validados: Hermes GALS (Hermes-G) e Hermes GALS Low Power (Hermes-GLP). O roteador Hermes-GLP, al?m de dar suporte ao desenvolvimento de sistemas GALS, aproveita as caracter?sticas desse estilo de projeto para reduzir a dissipa??o de pot?ncia nos roteadores. Isto se d? atrav?s do emprego de mecanismos de chaveamento de freq??ncia internamente ao roteador. Alguns circuitos foram usados como estudos de caso para validar as duas primeiras estruturas propostas, exemplos sendo um n?cleo de criptografia RSA e multiplicadores combinacionais e pipeline. A contribui??o mais importante deste trabalho foi a gera??o de uma infra-estrutura b?sica para projeto de sistemas GALS em FPGAs.

Made available in DSpace on 2015-04-14T14:49:47Z (GMT). No. of bitstreams: 1 439051.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012-04-13 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components / Com o avan?o de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas s?ncronos. Isso se deve ao fato de que o uso de um ?nico sinal para controlar um circuito integrado complexo resulta em restri??es de projeto dif?ceis de serem atendidas. Al?m disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de n?cleos de propriedades intelectual, cada um com necessidades e restri??es espec?ficas. Neste cen?rio, t?cnicas ass?ncronas de projeto representam solu??es interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada n?cleo de propriedade intelectual pode ser projetado de forma independente e ent?o comunicar-se assincronamente, a n?vel de sistema. Diversos trabalhos dispon?veis na literatura demonstram que circuitos ass?ncronos s?o adequados para implementa??es que necessitem baixo consumo de pot?ncia, alto desempenho ou alta robustez. Entretanto, atualmente, ? muito dif?cil de projetar tais circuitos, dada a falta de ferramentas de automa??o e de bibliotecas de componentes b?sicos. Dessa forma, o uso de circuitos ass?ncronos ? praticamente limitado a abordagens full-custom. A fim de contribuir para a supera??o dessa barreira, o Autor est? envolvido na pesquisa de circuitos ass?ncronos h? cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementa??o de cinco roteadores de redes intra-chip n?o s?ncronos, uma biblioteca de c?lulas com mais de quinhentos componentes ass?ncronos e um fluxo de projeto proposto para o projeto de tais componentes

Made available in DSpace on 2015-04-14T14:49:55Z (GMT). No. of bitstreams: 1 444177.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012-08-28 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below / O aumento agressivo das frequ?ncias de opera??o de sinais de rel?gio em tecnologias submicr?nicas profundas chegou ao seu limite. O uso de rel?gios globais n?o ? mais vi?vel em tais tecnologias, o que fomenta a populariza??o do paradigma Globalmente Ass?ncrono, Localmente S?ncrono na constru??o de sistemas integrados complexos, onde se empregam ilhas s?ncronas de l?gica interconectadas atrav?s de comunica??o ass?ncrona. Redes intrachip ass?ncronas proveem um modelo de comunica??o baseado em troca de pacotes e paralelismo de comunica??o escal?vel quando comparado com arquiteturas de comunica??o tradicionais, como as baseadas em barramentos compartilhados. Devido a estas caracter?sticas, tal tipo de redes vem revelando benef?cios, quando comparadas com suas equivalentes s?ncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipa??o de pot?ncia. Um dos pr?ximos desafios para as arquiteturas de comunica??o em quest?o ? a confiabilidade, na forma de robustez a efeitos de evento ?nico (em ingl?s, single event effects ou SEEs), quando o circuito sofre impactos de part?culas geradas por radia??o ionizante. Isto ocorre porque a diminui??o cont?nua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contr?rio do que ocorre em circuitos s?ncronos, varia??es de atraso induzidas por radia??o em geral n?o geram qualquer impacto, exceto por poss?veis perdas de desempenho, em circuitos l?gicos ass?ncronos constru?dos usando t?cnicas quase insens?veis a atrasos (em ingl?s quasi-delay insensitive ou QDI). Contudo, a invers?o de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem poss?vel solu??o de recupera??o, mesmo no caso de ass?ncronos. Este trabalho prop?e um novo conjunto de t?cnicas aplic?veis a redes intrachip ass?ncronas, que visa o aumento de robustez contra efeitos de evento ?nico. Apresentam-se estudos de caso pr?ticos de tais t?cnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcan?ado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunica??o a principal candidata para integrar as novas gera??es de dispositivos de sil?cio complexos constru?dos com o emprego de nodos tecnol?gicos avan?ados tais como 32 nm, 28 nm, 20 nm e abaixo

Made available in DSpace on 2015-04-14T14:50:19Z (GMT). No. of bitstreams: 1 467157.pdf: 3322264 bytes, checksum: 7b67b82c66b860b322146d2cec39c230 (MD5) Previous issue date: 2012-08-29 / Advances related to integrated circuit manufactring technologies push the complexity and the number of functionalities in electronic products. The literature points out that in 2015 behavioral design will demand 50% of the whole design effort, what indicates a major need for developing circuit design automation tools. Besides that, the design of current circuits employs the synchronous design paradigm prioritarily. However this design paradigma jointly with the increase of complexity imposes relevant restriction with regard to energy consumption and power dissipation design constraints. This works presents an alternative to some of the cited problems, proposing an environment for the generation and evaluation of intrachip networks. These networks allow interconnect processing modules operating at different operating frequencies, as well as help to guarantee the fulfillment of temporal restrictions temporais imposed by the traffic requirements of such modules. During the network generation step, the proposed environment allows selecting the network characteristiscs at design time, including individual router operating frequencies. Besides network generation, the environment also enables evaluating temporal contraints for several distinct traffic models, supporting the parameterized generation of traffic to exercise the network. This characteristic offer new alternatives to reduce the design effort of intrachip network for electronic systems still in the early phases of system specification. This occurs because the environment enables the visualization of the network behavior, demonstrating if this fulfills or not the expected requirements for some give traffic scenario. / Os avan?os relacionados ? tecnologia de fabrica??o de circuitos integrados impulsionam a complexidade e o n?mero de funcionalidades dos produtos eletr?nicos. A literatura aponta que at? 2015 tarefas do n?vel comportamental ocupar?o cerca de 50% do esfor?o de projeto, o que refor?a a necessidade do desenvolvimento de ferramentas de automa??o e gera??o autom?tica de circuitos. Al?m disso, o projeto de circuitos atuais faz uso prioritariamente do paradigma de projeto s?ncrono, que associado ao crescimento da complexidade dos mesmos imp?e restri??es importantes com rela??o ao consumo de energia e ? dissipa??o de pot?ncia. Este trabalho apresenta uma solu??o alternativa a alguns dos problemas citados, pela proposta de um ambiente de gera??o e avalia??o de redes intrachip. Tais redes permitem, al?m de conectar m?dulos de processamento que operem em diferentes frequ?ncias, ajudar a garantir o atendimento de restri??es temporais impostas pelos requisitos de tr?fego destes m?dulos. Durante a gera??o da rede, o ambiente permite em tempo de projetos selecionar caracter?sticas da mesma, tais como as frequ?ncias de opera??o dos roteadores, de forma individualizada. Al?m da gera??o da rede, o ambiente ainda habilita avaliar restri??es temporais de diferentes modelos de tr?fegos, dando suporte ? gera??o parametrizada de tr?fego para exercitar a rede. Esta caracter?stica oferece alternativas para reduzir o esfor?o do projeto dos sistemas eletr?nicos ainda nas fases de especifica??o de requisitos do sistema. Isto ocorre por que o ambiente facilita a visualiza??o do comportamento de um modelo de rede, demonstrando se o mesmo atende ou n?o a requisitos esperados para um cen?rio de tr?fego.

Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2016-04-13T17:20:13Z No. of bitstreams: 1 DIS_CAROLINE_LOUISE_MALLMANN_PARCIAL.pdf: 708883 bytes, checksum: ebda139ac547d01c7ff34a06be132dd6 (MD5) / Made available in DSpace on 2016-04-13T17:20:13Z (GMT). No. of bitstreams: 1 DIS_CAROLINE_LOUISE_MALLMANN_PARCIAL.pdf: 708883 bytes, checksum: ebda139ac547d01c7ff34a06be132dd6 (MD5) Previous issue date: 2016-01-21 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / Cyberbullying is defined as a phenomenon involving aggressive, intentional and repetitive behaviors, carried out by electronic means, during a given period and perpetrated by an individual or group against a victim with difficulties in defending herself or himself. Coping strategies are a set of mutable cognitive and behavioristic efforts, used to deal with internal or external demands that are evaluated by the individual as excessive to his or her resources. Finally, Early Maladaptive Schemes (EMSs) are a dysfunctional cognitive and emotional pattern, related to oneself or to other individuals, developed during childhood or adolescence. Thus, the objective of this paper was to investigate the process of cyberbullying in adolescents of two cities in the State of Rio Grande do Sul (Brazil), as well the relation of this phenomenon with coping strategies and with Early Maladaptive Schemes. To do so, the investigation was divided into two empirical articles. The first article aimed at relating the social roles in cyberbullying (non-involved, victims, aggressors or victim-aggressors) and the styles of coping. A total of 273 students took part in the survey (average age=14,91; DP=1.43). The teenagers were invited to answer the Sociodemographic Data Questionnaire, the Revised Cyberbullying Inventory (RCBI), the Young Schema Questionnaire for Adolescents (SQA) and the Lazarus and Folkman Coping Strategies Inventory. The results indicated that almost 58% of the adolescents suffered or perpetrated some sort of virtual violence. Moreover, the average of the coping strategies of self-control, social support and escape-avoidance were significantly higher to the victims than to the non-involved. On the other hand, the confrontation strategy was more frequent in the reports of victim-aggressors than in the non-involved. It is discussed the high cyberbullying frequency in the sample surveyed, as well as the dominance of coping strategies focused on emotion. The second article aimed at investigating the relations between social roles in cyberbullying and the Early Maladaptive Schemes proposed by Young. The participants, as well as the procedures, were the same as in Study 1. The results showed that girls tend to be more involved in cyberbullying practices than boys. Adolescents involved in cyberbullying as victims and victim-aggressors tend to present higher averages in the majority of EMSs than the non-involved. Victims presented significantly higher scores in the Defect scheme in comparison to aggressors, victim-aggressors and non-involved, as well as presented significantly higher scores in the Distrust, insufficient Self-Control, Subjugation and Self-Sacrifice Schemes in comparison with the non-involved and in the Entanglement Scheme in comparison to victim-aggressors. On the other hand, the victim-aggressors presented higher scores in the grandiosity, insufficient self-control and search for approval schemes. It was observed a higher frequency of cyberbullying among girls, which brings interpretations on cultural and biological influences related to genre and aggressiveness. Finally, it is equally debated the issue of EMSs as possible factors that make the individual vulnerable to the cyber victimization or that allow the perpetration of aggressive acts in the virtual context. / Cyberbullying ? definido como um fen?meno que envolve comportamentos agressivos, intencionais e repetitivos, realizados atrav?s de meios eletr?nicos, ao longo de um determinado per?odo e perpetrados por um indiv?duo ou grupo contra uma v?tima que apresenta dificuldade em se defender. J? estrat?gias de coping s?o um conjunto de esfor?os cognitivos e comportamentais mut?veis, utilizados para lidar com exig?ncias internas ou externas, avaliadas pelo indiv?duo como excessivas aos seus recursos. Por fim, Esquemas Iniciais Desadaptativos (EIDs) referem-se a um padr?o cognitivo e emocional disfuncional, relacionado a si mesmo ou a outros indiv?duos, os quais s?o desenvolvidos durante a inf?ncia ou adolesc?ncia. Assim, o presente trabalho teve por objetivo investigar o processo de cyberbullying em adolescentes de duas cidades do Rio Grande do Sul (Brasil), bem como a rela??o desse fen?meno com as estrat?gias de coping e com os Esquemas Iniciais Desadaptativos. Para isso, a investiga??o foi dividida em dois artigos emp?ricos. O primeiro artigo objetivou relacionar os pap?is sociais no cyberbullying (n?o-envolvidos, v?timas, agressores ou v?timas-agressores) e os estilos de coping. Participaram do estudo 273 estudantes (idade m?dia=14,91; DP=1,43). Os adolescentes foram convidados a responder ao Question?rio de Dados Sociodemogr?ficos, ao Revised Cyberbullying Inventory (RCBI), ao Question?rio de Esquemas de Young para Adolescentes (QEA) e ao Invent?rio de Estrat?gias de Coping de Lazarus e Folkman. Os resultados indicaram que 58% dos adolescentes sofreram ou perpetraram alguma forma de agress?o virtual. Al?m disso, as m?dias das estrat?gias coping de autocontrole, suporte social e fuga-esquiva foram significativamente maiores para as v?timas do que para os n?o-envolvidos. Por sua vez, a estrat?gia de confronto foi mais frequente no relato das v?timas-agressores que dos n?o-envolvidos. Discute-se a frequ?ncia elevada do cyberbullying na amostra pesquisada, bem como a preval?ncia de estrat?gias de coping focadas na emo??o. J? o segundo artigo buscou investigar as rela??es entre os pap?is sociais no cyberbullying e os Esquemas Iniciais Desadaptativos propostos por Young. Os participantes, bem como os procedimentos, foram os mesmo do Estudo 1. Os resultados apontaram que as meninas tenderam a estar mais envolvidas em pr?ticas de cyberbullying que os meninos. Os adolescentes envolvidos em cyberbullying como v?timas e v?timas-agressores tenderam a apresentar m?dias mais elevadas na maioria dos EIDs do que os n?o-envolvidos. V?timas apresentarem escores significativamente maiores no esquema de Defeito, em compara??o a agressores, v?timas-agressores e n?o-envolvidos, assim como obtiveram pontua??es significativamente maiores nos esquemas de Desconfian?a, Autocontrole insuficiente, Subjuga??o e Auto-sacrif?cio, em compara??o aos n?o-envolvidos e no esquema de Emaranhamento em compara??o a v?timas- agressores. Por outro lado, as v?timas-agressores apresentaram escores mais elevados nos esquemas de grandiosidade, auto-controle insuficiente e busca de aprova??o em compara??o a n?o-envolvidos. Observou-se uma frequ?ncia mais elevada de cyberbullying entre as meninas, o que remete a interpreta??es sobre influ?ncias culturais e biol?gicas relacionadas a g?nero e agressividade. Por fim, ? igualmente problematizada a quest?o dos EIDs como poss?veis fatores que vulnerabilizam o indiv?duo ? cyber vitimiza??o ou propiciam a realiza??o de atos agressivos no contexto virtual.