Étude sur l'intégration de protocoles de communication de données dans les circuits intégrés. Cette intégration est examinée sous deux aspects: architecture fonctionnelle et méthodologie de conception. Deux classes de circuits de communication ont été étudiés: la première traite des méthodes d'accès série et parallèle et la deuxième concerne l'implantation des couches hautes du modèle OSI : de la couche LLC d'IEEE à la couche session. La méthodologie de conception des circuits de communication est basée sur la définition et le développement des bibliothèques d'opérateurs flexibles spécialisés et des bibliothèques de modules paramétrables spécialisés

Approche pour la réalisation d'outils de vérification des masques de circuit intégrés. Le système Comfor est un extracteur de schéma électrique paramétrable par la technologie. Il analyse des images de C.I. pour reconnaitre les composants électriques et calculer leurs caractéristiques. Comfor base à la fois sur des notions de programmation logique et des techniques de reconnaissance syntaxique de formes

Méthodologie générale pour réaliser des circuits logiques décrits par leur comportement. On traite 1) la machine séquentielle qui est assimilée à la réalisation d'un algorithme ; 2) la modélisation de la partie operative où l'on présente un modèle pour en déduire un ensemble de primitives. réalisation des éléments de base, des charges externes des portes, de la partie operative. Etude du dessin.

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Depuis vingt ans, la capacité d'intégration des technologies MOS double tous les dix-huit mois. Une approche prometteuse pour exploiter cette progression a été introduite récemment par l'invention des “circuits analogiques cellulaires”, qui sont composés de l'assemblage régulier de milliers de cellules analogiques identiques. L'objectif de cette thèse est de contribuer à la conception de ces circuits, en étudiant ceux pour lesquels sont possibles une modélisation statistique à l'aide de Réseaux de Neurones Formels (RNF) et des applications à la reconnaissance des formes. Elle porte plus particulièrement sur la machine de Boltzmann, qui est un modèle de RNF booléen et stochastique, à temps discret. Au chapitre I, je présente les Réseaux de Reurones Formels et les algorithmes de la Machine de Boltzmann Synchrone, qui est un modèle adapté au parallélisme matériel. Au chapitre II, je présente l'état de l'art des réalisations de Machine de Boltzmann et des techniques analogiques utilisées pour les RNF. Au chapitre III, je présente une architecture originale de circuits dédiés aux réseaux multi-couches exécutant la Machine de Boltzmann. Au chapitre IV, je présente la conception et la simulation des cellules et des circuits nécessaires : convertisseurs tension-courant et courant-tension, comparateur, fonction sigmoïde... Ce modèle étant stochastique, je présente aussi deux réalisations originales de générateurs aléatoires : le premier est optoélectronique et tire partie des propriétés du speckle optique, le second est électronique et à base d'automates cellulaires. Le chapitre V est consacré à la description des mesures effectués sur des circuits prototypes de chacune des cellules. En conclusion, je présente les évolutions de ces travaux vers des circuits analogiques à temps continu et à états de neurones continus.

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La conversion analogique-numérique sigma-delta passe-bande à temps continu constitue une approche intéressante pour la numérisation directe de signaux radiofréquences. Pour faire un premier pas vers des systèmes de conversion rapides et agiles basés sur cette approche, la faisabilité d'un convertisseur sigma-delta passe-bande à fréquence centrale ajustable sur une bande de fréquence limitée est étudiée au travers de la conception d'un circuit intégré prototype en technologie GaAs P-HEMT 0.2 µm.<br />L'architecture du modulateur sigma-delta comprend un filtre de boucle à structure parallèle, afin d'assurer à la fois la stabilité et la précision du dispositif, un sommateur et un comparateur. Les filtres passe-bande, constitutifs du filtre de boucle, sont du type Gm-LC à résistance négative. Le retard optimal théorique pour cette architecture est de 1,25 Te (Te : période d'échantillonnage) et ce retard est approximativement atteint grâce à un comparateur verrouillable (1,12 Te). Le réglage de la fréquence centrale s'opère par le biais de varicaps dans le résonateur d'entrée. La simulation du circuit au niveau transistor permet d'évaluer une résolution de 10 bits sur une bande de 4 MHz pour une fréquence centrale de 750 MHz et une fréquence de sur-échantillonnage de 3 GHz. La fréquence centrale du modulateur peut être abaissée à 725 MHz où la résolution atteint 9 bits. La consommation est estimée à 5,7 W. Le circuit a été implanté et la surface de la puce s'élève à 12 mm2.<br />Ce travail présente une méthodologie de conception basée sur des simulations multi-niveaux (transistor, fonctionnel). Cette approche permet d'isoler l'impact des non-idéalités de chacun des blocs au niveau circuit sur le fonctionnement général du modulateur. Des solutions sont proposées pour la correction de ces défauts. La robustesse du circuit a aussi fait l'objet d'une étude en termes de dispersions technologiques et d'éléments parasites introduits par l'implantation. Des remèdes sont proposés pour pallier ces problèmes.

L'électronique associée aux détecteurs de particules du grand collisionneur d'hadrons (LHC), en construction au CERN, fonctionnera dans un environnement très radioactif. La plupart des composants microélectroniques développés pour la première génération des expériences du LHC ont été conçues avec des buts spécifiques et très précis, non adaptables pour d'autres applications. Les composants commerciaux ne peuvent pas être employés en proximité du point de collision des particules, car ils ne sont pas tolérants aux radiations. Cette thèse contribue à couvrir le besoin en composants programmables résistants aux rayonnements et aux alea logiques pour les expériences de physique des hautes énergies. Dans ce sens, deux composants sont en cours de développement : un dispositif logique programmable (PLD) et un réseau de portes programmables in-situ (FPGA). Ce travail s'est concentré également sur la recherche d'un registre résistant aux alea logiques dans les deux technologies mentionnées. Le registre est utilisé comme bascule pour les données d'utilisateur dans le FPGA et le PLD, mais aussi comme cellule de configuration dans le FPGA.

L'objectif de ces travaux est le développement en technologie intégrée standard d'une topologiede ligne de propagation optimisée en termes de pertes, d'encombrement et de facteur de qualitéaux fréquences millimétriques. Cette topologie nommée S-CPW (Shielded CoPlanarWaveguide) utilise le phénomène d'ondes lentes afin de miniaturiser longitudinalement la ligned'un facteur compris entre 1,3 et 3,2 par rapport à des topologies classiques. Disposantégalement de faibles pertes, les lignes développées présentent un facteur de qualité élevé parfoissupérieur à 40, à 60 GHz. A partir de l'étude du champ électromagnétique dans la structure, unmodèle électrique a été développé. C'est le premier modèle dans la littérature prenant en compteles pertes dans ce type de guide d'onde. Plusieurs dispositifs passifs intégrés réalisés avec deslignes S-CPW dans différentes technologies CMOS ont été caractérisés jusqu'à 110GHz. Lacompacité et les faibles pertes d'insertion obtenues pour la mesure de filtres à stubs et dediviseurs de puissance permettent de réussir l'intégration de circuits passifs compacts entechnologie microélectronique CMOS standard aux fréquences millimétriques.

Ce manuscrit présente mes activités de recherche sur la conception et l'utilisation de systèmes analogiques neuromorphiques.