La méthode de conception logique de cellules MOS tient compte des problèmes d'implantation (diffusion, dépôt métallique (AL) et masquage) en technologies NMOS et CMOS dans l'ordonnancement optimise des variables. La forme arborescente série-parallèle est simplifiée par compactage des transistors. Étapes de minimisation. Application aux portes complexes NMOS et CMOS et aux macro-cellules les utilisant pour des fonctions logiques. Fonctions réalisées en logique de transfert se prêtant à l'implantation automatisée. Application à la conception de circuits complexes : circuit d'extraction de racine carrée et multiplicateur. Problèmes de synchronisation et temporisation.

L'objectif de cette étude est la réalisation en technologie monolithique intégrée de circuits hyperfréquences pour la télémesure d'un instrument spatial. L'étude a plus particulièrement porté sur la conception d'oscillateurs à fréquences fixes et d'oscillateurs contrôlés en tension entièrement intégrés dans la bande de fréquence 8-8,4 GHz. Une nouvelle méthode de conception des oscillateurs hyperfréquences, basée sur le calcul analytique des conditions d'oscillations de l'oscillateur, est présentée. Le calcul formel est utilisé pour accéder au rôle de chacun des éléments du circuit ainsi qu'à leur sensibilité sur les performances électriques. Les résultats théoriques et expérimentaux sont en très bon accord et démontrent la faisabilité d'oscillateurs à fréquences fixes et d'oscillateurs contrôlés en tension à résonateurs intégrés sur une puce. Cette méthode est également appliquée avec succès pour la réalisation d'un oscillateur intégré à 2 GHz. Une autre partie du travail a porté sur la réalisation de modulateurs biphases et quadriphases monolithiques. Les résultats de mesure sont conformes aux simulations et répondent aux spécifications de la télémesure

Conception de transistors MOS haute tension en technologie CMOS 0,18 µm sur substrat "silicium sur isolant" (SOI) pour les nouvelles générations de circuits intégrés de puissance. Les circuits intégrés de puissance combinent dans une même puce des fonctions logiques digitales, obtenues par des circuits CMOS, associées à des interrupteurs de puissance de type transistors DMOS. La demande pour des applications de plus en plus complexes nécessite l'utilisation de lithographies plus fines pour augmenter la densité de composants CMOS. L'évolution des technologies CMOS oblige à développer des composants DMOS compatibles dans les circuits intégrés de puissance. Le travail de cette thèse se concentre sur la conception de transistors LDMOS haute tension (120 V) compatibles avec un procédé CMOS 0,18 µm sur substrat " silicium sur isolant " (SOI). Différentes architectures de transistors LDMOS à canal N et P ont été proposées et optimisées en termes de compromis " tenue en tension / résistance passante spécifique " à partir de simulations TCAD à éléments finis. Les performances de ces structures ont été comparées en termes de facteur de mérite Ron×Qg qui est le produit entre charge de grille et résistance passante spécifique, mais aussi en termes d'aire de sécurité. Les meilleurs transistors STI-LDMOS et SJ-LDMOS (à canal N) et R-PLDMOS (à canal P) affichent des performances statiques et dynamiques comparables voire parfois supérieures à celles des composants de puissance de la littérature. Différentes mesures effectuées sur les transistors LDMOS réalisés par ATMEL et comparées aux simulations ont permis de valider les simulations effectuées dans cette thèse.

Les objectifs de ces travaux de recherche portent sur le développement d'outils d'évaluation des performances électriques des interconnexions de circuits intégrés des générations sub-CMOS 65 nm et sur la proposition de solutions d'optimisation de ces performances, permettant à la fois de maximiser la rapidité des circuits et de minimiser les niveaux de diaphonie. Cette optimisation est obtenue en jouant sur les largeurs et les espacements des interconnexions mais aussi sur le nombre et de taille des répéteurs placés à leurs interfaces. Une attention toute particulière a également été portée sur la réduction de la complexité de ces réseaux d'interconnexions. Pour ce faire, un simulateur basé sur des modèles de propagation des signaux a été construit. Pour les composants passifs les données d'entrée du simulateur sont issues de modélisations fréquentielles électromagnétiques précises ou de résultats de caractérisation hyperfréquences et, pour les composants actifs que sont les répéteurs, de modèles électriques fournis par des partenaires spécialistes des technologies MOS. Le travail de modélisation s'est focalisé tout particulièrement sur cinq points : la modélisation de réseaux couplés complexes, le passage dans le domaine temporel à partir de mesures fréquentielles discrètes limitées, la vérification de la causalité des signaux temporels obtenus, la modélisation de l'environnent diélectrique incluant notamment les pertes et la présence éventuelles de conducteurs flottants et enfin l'intégration de la connaissance des charges aux interfaces des interconnexions. La problématique de la mesure a elle même été adressée puisqu'une procédure dite de " de-embedding " est proposée, spécifiquement dédiée à la caractérisation aux hautes fréquences de dispositifs passifs enfouis dans le BEOL. Sont investiguées enfin des solutions de fonctionnalisation alternatives des interconnexions tirant bénéfice des couplages très forts existant dans le BEOL des technologies sub-CMOS 65 nm. Les résultats de simulations ont souligné un certain nombre de difficultés potentielles notamment le fait que les performances des technologies CMOS sur la voie " more Moore " allait requérir plus que jamais depuis la génération 45 nm une approche globalisée et rationnelle de la réalisation des circuits.

Le test industriel des Convertisseurs Analogique-Numérique (CAN) consiste à évaluer les paramètres fonctionnels du composant testé afin de les comparer aux limites de tolérance fixées par le cahier des charges. On distingue ainsi les circuits sains des circuits défectueux. Les paramètres caractéristiques d'un CAN sont de deux types : statiques et dynamiques. Chaque type de paramètre nécessite une procédure de test dédiée (en général une analyse statistique et une analyse spectrale respectivement), si bien que le coût du test devient prépondérant dans le prix de revient des CAN, et plus généralement des circuits mixtes analogiques et numériques. Ainsi, réduire le coût du test des CAN est un point critique dans le contexte du test des circuits mixtes. L'objectif de cette thèse est d'étudier la faisabilité d'une procédure de test uniquement basée sur l'analyse spectrale, permettant de tester l'ensemble des performances d'un CAN. A cette fin, nous avons fait une investigation des corrélations qui existent entre les paramètres statiques et dynamiques. L'étude repose sur la simulation d'un modèle d'environnement de test des CAN. Tout d'abord, nous montrons que l'influence de chaque erreur statique sur les paramètres dynamiques est suffisamment significative pour envisager de détecter les erreurs statiques rédhibitoires à travers la mesure des performances dynamiques. Ensuite, nous évaluons l'efficacité statistique de détection des circuits défectueux pour plusieurs flots de test alternatifs reposant seulement sur l'analyse spectrale. Nous avons enfin développé un outil qui permet d'adapter l'évaluation de l'efficacité statistique de chaque flot à un contexte de test réel.

Les circuits intégrés mixtes développés pour les nouvelles applications multimédias et télécommunications sont constitués de blocs analogiques et de blocs numériques. Le coût du test de ces circuits mixtes est un facteur critique pour leur prix de revient. En particulier, en production industrielle, les Convertisseurs Analogique/Numérique (CAN) sont testés en mode fonctionnel (histogramme, FFT) en utilisant des ressources de test externes extrêmement coûteuses. Dans ce contexte, une solution attractive pour réduire le coût du test consiste à intégrer directement sur la puce tout ou une partie des ressources nécessaires au test.<br /><br />L'objectif des travaux présentés dans cette thèse est donc la conception et le développement de structures d'auto-test intégré (BIST) permettant le test par histogramme des CAN. L'implantation directe sur silicium de cette technique de test ne serait pas possible car elle nécessiterait un surcoût de silicium important. Pour rendre cette intégration viable nous avons donc été amenés à envisager des solutions originales basées sur la décomposition et l'analyse par histogramme. Cette approche, associée à la mise en place d'un certain nombre de simplifications des calculs d'extraction nous a permis de réduire considérablement les ressources matérielles (mémoires, module de calcul) à intégrer. Enfin, pour compléter cette structure BIST, nous avons conçu une architecture originale de générateur de rampe et de générateur de signaux triangulaires. Ces générateurs utilisent un système d'auto-calibration qui leur permet de générer un signal précis et insensible aux variations des paramètres technologiques tout en impliquant une surface de silicium minimale.

La bande de fréquence non-licensée autour de 60 GHz est une alternative prometteuse pour couvrir les besoins en bande passante des futurs systèmes de communication. L'utilisation de modulations complexes (comme OFDM ou 64-QAM) à ces fréquences permet d'atteindre, en utilisant une technologie CMOS standard, des débits de plusieurs gigabits par seconde sur quelques mètres voire quelques dizaines de mètres. Pour atteindre ces performances, la tête d'émission-réception RF (front-end RF) doit être dotée d'une référence de fréquence haute performance. Dans ce travail, une architecture originale est proposée pour générer cette référence de fréquence haute performance. Elle repose sur la multiplication de fréquence d'ordre élevé (plusieurs dizaines) d'un signal de référence basse fréquence (moins de quelques GHz), tout en recopiant les propriétés spectrales du signal basse fréquence. Cette multiplication est réalisée en combinant la production d'un signal multi-harmonique dont la puissance est concentrée autour de la fréquence à synthétiser. L'harmonique d'intérêt est ensuite extraite au moyen d'un filtrage. Ces deux étapes reposent sur l'utilisation d'oscillateurs dans des configurations spécifiques. Ce travail porte à la fois sur la mise en équation et l'étude du fonctionnement de ce système, et sur la conception de circuits dans des technologies CMOS avancées (CMOS 40 nm, BiCMOS 55 nm). Les mesures sur les circuits fabriqués permettent de valider la preuve de concept ainsi que de montrer des performances à l'état de l'art. L'étude du fonctionnement de ce système a conduit à la découverte d'une forme particulière de synchronisation des oscillateurs ainsi qu'à l'expression de solutions approchées de l'équation de Van der Pol dans deux cas pratiques particuliers. Les perspectives de ce travail sont notamment l'intégration de cette synthèse innovante dans un émetteur-récepteur complet. / The 60-GHz unlicensed band is a promising alternative to perform the high data rate required in the next generation of wireless communication systems. Complex modulations such as OFDM or 64-QAM allow reaching multi-gigabits per second throughput over up to several tens of meters in standard CMOS technologies. This performance rely on the use of high performance millimeter-wave frequency synthesizer in the RF front-end. In this work, an original architecture is proposed to generate this high performance millimeter-wave frequency synthesizer. It is based on a high order (several tens) multiplication of a low frequency reference (few GHz), that is capable of copying the low frequency reference spectral properties. This high order frequency multiplication is performed in two steps. Firstly, a multi-harmonic signal which power is located around the harmonic of interest is generated from the low frequency reference signal. Secondly, the harmonic of interest is filtered out from this multi-harmonic signal. Both steps rely on the specific use of oscillators. This work deals with the circuit design on advanced CMOS technologies (40 nm CMOS, 55 nm BiCMOS) for the proof of concept and on the theoretical study of this system. This novel technique is experimentally validated by measurements on the fabricated circuits and exhibit state-of-the-art performance. The analytical study of this high order frequency multiplication led to the discovery of a particular kind of synchronization in oscillators and to approximated solutions of the Van der Pol equation in two different practical cases. The perspectives of this work include the design of the low frequency reference and the integration of this frequency synthesizer in a complete RF front-end architecture.

L'environnement spatial constitue une contrainte radiative susceptible d'altérer le bon fonctionnement des dispositifs électroniques embarqués à bord des engins spatiaux, engendrant ainsi des défaillances. Dans le cadre de ces travaux, deux types de dysfonctionnements sont répertoriés : les effets cumulatifs dus à une accumulation continue d'énergie déposée tout au long d'une mission et les effets transitoires dus au passage d'une particule unique dans une zone sensible d'un composant ou à un dépôt d'énergie en un temps très court dans le cadre spécifique d'une explosion nucléaire exoatmosphérique. Lors des procédures de qualification des composants électroniques, ces deux effets sont traités séparément et ce, malgré une probabilité non négligeable qu'ils se produisent simultanément en vol. Ces travaux sont dédiés à l'étude de la synergie entre effets cumulatifs et effets transitoires sur différentes technologies bipolaires intégrées. Les résultats obtenus permettent de fournir des éléments de réponse sur l'éventualité d'une évolution des normes de test pour prendre en compte la menace que pourrait représenter ce phénomène. Ces travaux s'attachent également à étendre une méthodologie de simulation, basée sur une analyse circuit approfondie, dans l'optique de reproduire les perturbations transitoires « pire-cas » sur un amplificateur opérationnel à trois étages de plusieurs fabricants, survenues lors des tests sous faisceau laser, ions lourds et flash X. L'influence des effets cumulatifs sur la sensibilité des perturbations transitoires est prise en compte en faisant varier les paramètres internes du modèle en fonction de la dégradation de certains paramètres électriques issue des essais radiatifs des équipementiers. / The space environment is a radiative concern that affects on board electronic systems, leading to failures. It is possible to distinguish two types of effects: the cumulative effects due to continuous deposition of energy throughout the space mission and the transient effects due to the single energetic particle crossing a sensitive area of the component or deposition of energy in a very short time in the specific context of an exo-atmospheric nuclear explosion. During qualification procedures for space mission, these effects are studied separately. However, the probability that they occur simultaneously in flight is significant. As a consequence, this work is about the study of the synergy between both cumulative and transient effects on various integrated bipolar technologies. The present results are used to provide some answers about potential changes of test methods. This work also evaluates the predictive capability of the previously developed model to reproduce accurately both the fast and the long lasting components of transients in circuitry and so to model transients' effects. This simulation methodology is extended to an operational amplifier from different manufacturers and for three different synergistic effects. The comparison between transients obtained experimentally during heavy ions, pulse laser and flash X experiments and the predicted transients validates the investigated methodology. The cumulative effects are taken into account by injecting the internal electrical parameters variations using irradiation exposure.

L’objectif de ces travaux est le développement en technologie intégrée standard d’une topologiede ligne de propagation optimisée en termes de pertes, d’encombrement et de facteur de qualitéaux fréquences millimétriques. Cette topologie nommée S-CPW (Shielded CoPlanarWaveguide) utilise le phénomène d’ondes lentes afin de miniaturiser longitudinalement la ligned’un facteur compris entre 1,3 et 3,2 par rapport à des topologies classiques. Disposantégalement de faibles pertes, les lignes développées présentent un facteur de qualité élevé parfoissupérieur à 40, à 60 GHz. A partir de l’étude du champ électromagnétique dans la structure, unmodèle électrique a été développé. C’est le premier modèle dans la littérature prenant en compteles pertes dans ce type de guide d’onde. Plusieurs dispositifs passifs intégrés réalisés avec deslignes S-CPW dans différentes technologies CMOS ont été caractérisés jusqu’à 110GHz. Lacompacité et les faibles pertes d’insertion obtenues pour la mesure de filtres à stubs et dediviseurs de puissance permettent de réussir l’intégration de circuits passifs compacts entechnologie microélectronique CMOS standard aux fréquences millimétriques. / This work focuses on high-performance S-CPW (Shielded CoPlanar Waveguide) transmissionlines in classical CMOS integrated technologies for the millimeter-wave frequency band.Thanks to an important slow-wave phenomenon, the physical length of S-CPW decreases by afactor from 1.3 to 3.2 compared with classical transmission lines. Presenting also lowattenuation loss, the developed transmission lines show very high quality factor (higher than 40at 60 GHz). The precise study of the electromagnetism field leads to an electrical model forS-CPWs. This is the first model that takes the losses in this topology into account. Then, somebasic passive circuits designed with S-CPWs and characterized up to 110 GHz are presented invarious CMOS technologies. The low insertion losses and relative low surfaces of a powerdivider and a passband filter show the great interest of S-CPW to integrate compact passivecircuits in classical CMOS technologies at millimeter-wave frequencies.

Dans le contexte des applications mobiles, les contraintes de conception des chaînes d'émission toujours plus performantes et de taille réduite demandent de compenser la forte sensibilité des caractéristiques des antennes à leur environnement. En particulier, il est nécessaire de maîtriser l'impédance de l'antenne pour optimiser l'efficacité énergétique de la chaîne de transmission. Or, les solutions actuelles se montrent encombrantes. Dans cette thèse, plusieurs pistes basées sur l'implémentation de condensateurs variables ont été étudiées et ont conduit à la réalisation et la caractérisation de nouveaux dispositifs RF intégrés à même de participer à cet effort. Après une présentation du contexte et de l'état de l'art, nous proposons une étude de condensateurs variables basés sur la technique des capacités commutées. L'étude a permis la réalisation de deux condensateurs variables en technologie CMOS SOI 130 nm pour des applications d'adaptation d'impédance et d'antenne agile en fréquence. Un premier démonstrateur d'antenne fente agile en fréquence visant les bandes LTE situées entre 500 MHz et 1 GHz et utilisant ce type de condensateur a ensuite été réalisé puis validé. Un système d'accord permettant de corriger les désadaptations d'antenne a ensuite été étudié et a donné lieu à la réalisation de deux circuits intégrés en technologie CMOS SOI 130 nm. Le premier circuit est un détecteur d'impédance capable de fonctionner sur une gamme de puissance étendue de 0-40 dBm pour une plage de fréquences de 600 MHz-2,4 GHz. Le deuxième circuit intègre une version améliorée du détecteur avec un circuit d'adaptation variable autorisant la réalisation d'un système d'accord d'antenne autonome et compact représentant une avancée importante par rapport à l'état de l'art. / In the context of mobile applications, design constraints on always more performant and size-constrained emitting front-ends ask to compensate for strong sensitiveness of antennas characteristics to their environment. In particular, it is necessary to control the antenna impedance in order to optimize the energy efficiency of the transmitting front-end. Yet, current solutions are bulky. I this thesis, several ways based on the implementation of variable capacitors have been studied and have led to the design and characterization of new integrated RF devices that can participate to this effort. After a presentation of the context and the state-of-the-art, we propose a study of switched-capacitor-based variable capacitors. This study allowed the design of two variable capacitors in 130 nm CMOS SOI technology for impedance matching and frequency-agile antenna applications. Then, a first demonstrator module of a frequency-agile antenna aiming for 500 MHz-1 GHz LTE bands and using this type of capacitor has been designed and validated. A tunable system allowing the correction of antenna mismatch has then been studied and has led to the design of two 130 nm CMOS SOI integrated circuits. The first circuit is an impedance detector that is able to work on a 0-40 dBm power range and a 600 MHz-2.5 GHz frequency range. The second integrated circuit includes an improved version of the detector with a tunable matching network which both allow the fabrication of an autonomous, compact antenna tunable system showing significant progress relative to the state-of-the-art.