Les objectifs de ces travaux de recherche portent sur le développement d'outils d'évaluation des performances électriques des interconnexions de circuits intégrés des générations sub-CMOS 65 nm et sur la proposition de solutions d'optimisation de ces performances, permettant à la fois de maximiser la rapidité des circuits et de minimiser les niveaux de diaphonie. Cette optimisation est obtenue en jouant sur les largeurs et les espacements des interconnexions mais aussi sur le nombre et de taille des répéteurs placés à leurs interfaces. Une attention toute particulière a également été portée sur la réduction de la complexité de ces réseaux d'interconnexions. Pour ce faire, un simulateur basé sur des modèles de propagation des signaux a été construit. Pour les composants passifs les données d'entrée du simulateur sont issues de modélisations fréquentielles électromagnétiques précises ou de résultats de caractérisation hyperfréquences et, pour les composants actifs que sont les répéteurs, de modèles électriques fournis par des partenaires spécialistes des technologies MOS. Le travail de modélisation s'est focalisé tout particulièrement sur cinq points : la modélisation de réseaux couplés complexes, le passage dans le domaine temporel à partir de mesures fréquentielles discrètes limitées, la vérification de la causalité des signaux temporels obtenus, la modélisation de l'environnent diélectrique incluant notamment les pertes et la présence éventuelles de conducteurs flottants et enfin l'intégration de la connaissance des charges aux interfaces des interconnexions. La problématique de la mesure a elle même été adressée puisqu'une procédure dite de « de-embedding » est proposée, spécifiquement dédiée à la caractérisation aux hautes fréquences de dispositifs passifs enfouis dans le BEOL. Sont investiguées enfin des solutions de fonctionnalisation alternatives des interconnexions tirant bénéfice des couplages très forts existant dans le BEOL des technologies sub-CMOS 65 nm. Les résultats de simulations ont souligné un certain nombre de difficultés potentielles notamment le fait que les performances des technologies CMOS sur la voie « more Moore » allait requérir plus que jamais depuis la génération 45 nm une approche globalisée et rationnelle de la réalisation des circuits. / X

Après un rappel du contexte dans lequel ce travail de recherche a été conduit, le 1er chapitre présente les caractéristiques communes aux convertisseurs analogiques numériques (ADC) avec leurs figures de mérites. Un état de l’art exhaustif sur les ADC réalisés et plus particulièrement avec le nœud technologique CMOS 1 180 nm y est présenté. Ce travail préliminaire permet de donner un aperçu du défi relevé. Les architectures multi-étapes à échantillonnage analogique ont été éliminées de l’étude du fait des limitations de la technologie pour les contraintes de performances de l’ADC. Le chapitre 2 présente plus en détail les différentes implémentations possibles d’une famille d’ADC à échantillonnage numérique, les flash. Le portage de l’architecture TIQ est détaillé dans ce chapitre. Le chapitre 3 détaille l’étude et le portage en CMOS 180 nm des ADC à échantillonnage numérique à repliement de signal. Cette première partie conclut par le choix de l’architecture flash. La conception des briques de bases de l’ADC flash est détaillée dans les chapitres constituant la partie II du document. Le chapitre 4 est dédié à l’étude et au portage en CMOS 180 nm des étages de comparateurs latchés responsables de l’échantillonnage à 2 GHz de l’ADC flash. La non linéarité ramenée en entrée de l’architecture retenue ayant défini les contraintes sur l’étage de pré-amplification, celui ci est présenté dans le chapitre 5. Le chapitre 5, présente les différentes charges actives étudiées pour l’étage de pré-amplification. Le passage en différentiel passif avec le comparateur full différentiel et l’architecture retenue y sont détaillés. La technique du QV et son portage sur l’architecture de préamplificateur retenu sont présentés. Le décodeur thermométrique 2 binaire est présenté dans le chapitre 6. Deux implémentations de cette logique de décodage sont étudiées et portées. L’une est réalisée à partir d’un code de description matériel (VHDL) et la synthèse de cellules numériques en logique CMOS pull-up pull-down 3 . L’autre est réalisé à partir de multiplexeurs 1 bit et des flip flop à verrou en logique Pass gates complémentaire. Le chapitre 7 présente les limitations et l’implémentation de l’interpolation avec l’emploi des pré-amplificateurs et du comparateur latché retenus. L’étude de l’insertion de paires de suiveurs en drain commun, nécessaire à la polarisation des étages de pré-amplification y est présentée. Enfin, les analyses de tirage de Monte Carlo en mismatch 4 des résistances comme échelle de références sont comparées pour différents dimensionnements et topologies. Le synoptique global de l’ADC est présenté avec les cellules et techniques retenues. L’approche bottom-up incontournable pour la conception de circuits analogiques ou full custom présentée dans cette deuxième partie conclut sur le choix de concevoir un ASIC de preuve de concept. Ce dernier contient ainsi les briques de bases ayant une valeur ajoutée et potentiellement critiques pour la conversion de signaux. L’approche Top-down pour la conception est ainsi détaillée dans la 3e partie en partant du synoptique global de l’ASIC de preuve de concept envoyé en fonderie de circuit multi projet BuBlC1. contenant les cellules critiques à tester. La conception front-end de l’ASIC BuBlC1 avec notamment l’arbre d’horloge et les pads d’entrées sorties est présentée dans le chapitre 8. La phase de back-end avec les layouts des cellules retenues dans la partie II ainsi que leur intégration dans des ensembles (clusters) est présentée dans le chapitre 9 avec le padring et l’intégration finale des macro-ensembles (Cores analogiques et numériques). / After a a brief recall of the context this research work have been carried, the 1st chapter present the common analog to digital converters (ADC) characteristics with their figures of merit (FoM). A relevant state of the art on realized ADC architectures is presented. A particular emphasis has been done on 180 nm CMOS process node. This preliminary work gives a pertinent overview of the faced challenge. Multi step analog sampling architectures have been avoided from the study because of the transistors limited frequency performances. Chapter 2 presents the different implementations of the Flash digital sampling ADC family architecture. The TIQ architecture embedding in the 180 nm CMOS process are detailed in this chapter. Chapter 3 details the study and the design of an other digital sampling ADC family architecture on 180 nm CMOS process i.e. the signal folding architecture. This 1st part of the document conclude with the choice of the Flash ADC architecture. The building bloc design for this ADC are detailed in the following chapters constituting the part II. Chapter 4 is dedicated to the study and the design on 180 nm CMOS process of the latch comparator responsible of the 2 GHz sampling constraint of the overall ADC. As the retained comparator architecture input refereed non linearity defined the gain constraints of the preamplifier stage, the preamplifier is presented in the next chapter. Chapter 5 present the different characteristics and techniques of the quantifier stage. The comparator preamplifier stage with its different actives loads, its passive full differential transposition and the retained architecture are detailed. The QV technique and its embedding in the retained preamplifier architecture are presented. The thermometric 1 to binary encoder tree is presented in chapter 6. Two implementations of this encoding are studied and design on the Front-End (FE) level. The 1st one is a pipelined Wallace tree realized with a register transfer level (RTL) code on VHDL hardware description language. The synthesis flow on CMOS pull-up pull-down 2 combinatorial logic and rising edge flip flops are used for this architecture. The other architecture is designed using 1 bits multiplexers combinatorial pipelined with pass gated D latches with a full custom schematic implementation. Chapter 7 presents the limitations and the embedding of the interpolation with the retained preamplifier and comparator latch. The study of common drain source follower (CDSF) pairs insertion, mandatory for the biasing of the preamplifier input stage to reach the 8 bits resolution is studied with details. Finally, Monte Carlo sampling mismatch 3 analysis on the resistor references are studied by comparing different topologies and sizing. The overall ADC synoptic is presented with the retained cells and techniques. The bottom-up design approach, mandatory for analog and full-custom design, exposed in this 2nd part conclude on the choice to design a proof of concept ASIC (BuBlC1) including all the critical piece of circuits of the overall ADC with added value and potentially critical for signal conversion. The top-down approach for this ASIC design is detailed in the IIIrd part with the overall ASIC synoptic of the BuBlC1 ASIC sent to multi project wafer (MPW) foundry run integrating all the critical cells.The FE design of this ASIC with its clock tree and its input/output PAD are presented in chapter 8. The Back-End design with the retained cells layout in part II with the cells integration in clusters are presented in chapter 9 with the pad-ring and final integration in digital and analog macro-cells cores.

La théorie, la conception, l'optimisation et la caractérisation d'amplificateurs distribués en technologie TBDH InP 0,7 µm, pour les systèmes de communications optiques à 100 Gbit/s, sont présentés. Nous montrons comment l'exploitation adaptée du concept d'amplificateur distribué avec une technologie de transistors bipolaires à produit vitesse-amplitude élevé a permis la réalisation d'un driver de modulateur électro-optique fournissant une amplitude différentielle d'attaque de 6,2 et 5,9 Vpp, à 100 et 112 Gbit/s, respectivement, avec une qualité de signal élevée. Ce circuit établit ainsi le record de produit vitesse-amplitude à 660 Gbit/s.V sur tranche et 575 Gbit/s.V en module hyperfréquence. Dans le cadre du projet Européen POLYSYS, il a été associé à un laser accordable et un modulateur pour la réalisation d'un module transmetteur optoélectronique compact, démontrant des performances avançant l'état de l'art des communications optiques courtes distances à 100 Gbit/s. / The theory, design, optimisation and characterisation of distributed amplifiers in 0.7-µm InP DHBT technology, for 100-Gbit/s optical communication systems, are presented. We show how the appropriate implementation of the distributed amplifier concept in a bipolar transistors technology with high swing-speed product has enabled the realisation of an electro-optic modulator driver with 6.2- and 5.9-Vpp differential driving amplitude at 100 and 112 Gb/s, respectively, with a high signal quality. This circuit thus establishes the swing-speed product record at 660 Gb/s.V on wafer and at 575 Gb/s.V in a microwave module. In the frame of the European project POLYSYS, it has been co-packaged with a tunable laser and a modulator to realise a compact optoelectronic transmitter module, which has demonstrated performances advancing the state of the art of short reach 100-Gb/s optical communications.

L'exportation et la mutualisation des industries de fabrication des circuits intégrés impliquent de nombreuses interrogations concernant l'intégrité des circuits fabriqués. On se retrouve alors confronté au problème d'insertion d'une fonctionnalité dissimulée pouvant agir de façon cachée : on parle de Cheval de Troie Matériel (CTM). En raison de la complexité d'un circuit intégré, repérer ce genre de modification se révèle particulièrement difficile. Le travail proposé dans ce manuscrit s'oriente vers une technique de détection non destructrice de CTM. L’approche consiste à utiliser les temps de calculs internes du système étudié comme canal permettant de détecter des CTM. Dans ces travaux, un modèle décrivant les temps de calcul est défini. Il prend notamment en compte deux paramètres importants que sont les conditions expérimentales et les variations de procédés.Des attaques en faute par glitchs d’horloge basée sur la violation de contraintes temporelles permettent de mesurer des temps de calcul internes. Des cartes fiables sont utilisées pour servir de référence. Après avoir validé la pertinence de ce canal d’étude concernant l’obtention d’informations sur le comportement interne du circuit cible, on procède à des détections expérimentales de CTM insérés à deux niveaux d’abstraction (niveau RTL et après l'étape de placement/routage). Des traitements avec prise en compte des variations de procédés permettent d'identifier si les cartes testées sont infectées par un CTM. / The globalization of integrated circuits fabrication involves several questions about the integrity of the fabricated circuits. Malicious modifications called Hardware Trojans (HT) can be introduced during the circuit production process. Due to the complexity of an integrated circuit, it is really difficult to find this kind of alterations.This work focuses on a non-destructive method of HT detection. We use the paths delays of the studied design as a channel to detect HT. A model to describe paths delays is defined. It takes into account two important parameters which are the experimental conditions and the process variations.Faults attacks by clock glitches based on timing constraints violations have been performed to measure data paths delays. Reliable circuits are used for reference. After validating the relevance of this channel to get information on the internal behavior of the targeted design, experimental detections of HT inserted on two different abstraction levels (RTL and after place and route) were achieved. Process variations are taken into consideration in the studies to detect if the tested circuits are infected.

Les circuits Smart Power, utilisés dans l’industrie automobile, se caractérisent par l’intégration sur une puce des parties de puissance avec des parties analogiques&numériques basse tension. Leur principal point faible vient de la commutation des structures de puissance sur des charges inductives. Celles-ci injectent des courants parasites dans le substrat, pouvant activer des structures bipolaires parasites inhérentes au layout du circuit, menant à une défaillance ou la destruction du circuit intégré.Ces structures parasites ne sont pas actuellement modélisées dans les outils CAO ni simulées par les simulateurs de type SPICE. L'extraction de ces structures à partir du layout et leur intégration dans les outils CAO est l’objectif du projet européen AUTOMICS, dans le cadre duquel cette thèse a été réalisée.La caractérisation du couplage substrat sur deux cas d’études a permis de valider les modèles théoriques et de les comparer aux simulations utilisant le nouveau modèle de couplage substrat. / Smart Power circuits, used in the automotive industry, are characterized by the integration on one chip of the power parts with low voltage analog and digital parts. Their main weak point comes from the switching of power structures on inductive loads. These inject parasitic currents in the substrate, capable of activating the bipolar parasitic structures inherent in the layout of the circuit, leading to failure or destruction of the integrated circuit.These parasitic structures are not currently integrated into CAD tools nor simulated by SPICE simulators. The extraction of these structures from the layout and their integration into the CAD tools is the objective of the European AUTOMICS project, in which this thesis is carried out.The characterization of the substrate coupling of 2 case study was used to validate theoretical models and compare them to simulations using the new substrate coupling model.

Un objectif important des études de la compatibilité électromagnétique (CEM) est de rendre les produits conformes aux exigences CEM des clients ou les normes. Cependant, toutes les vérifications de la conformité CEM sont appliquées avant la livraison des produits finis. Donc nous pourrions avoir de nouvelles questions sur les performances CEM des systèmes électroniques au cours de leur vie. Les comportements CEM de ces produits seront-ils toujours conformes dans plusieurs années ? Un produit peut-il garder les mêmes performances CEM pendant toute sa durée de vie ? Si non, combien de temps la conformité CEM peut-elle être maintenue ?L'étude à long terme de l'évolution des niveaux CEM, appelée "robustesse électromagnétique», est apparue ces dernières années. Les travaux précédents ont montré que la dégradation causée par le vieillissement pourrait induire des défaillances de système électronique, y compris une évolution de la compatibilité électromagnétique. Dans cette étude, l'évolution à long terme des niveaux CEM de deux groupes de composants électroniques a été étudiée. Le premier type de composant électronique est le circuit intégré. Les courants de hautes fréquences et les tensions induites au cours des activités de commutation de circuits intégrés sont responsables des émissions électromagnétiques non intentionnelles. En outre, les circuits intégrés sont aussi très souvent les victimes d'interférences électromagnétiques. Un autre groupe de composants est formé par les composants passifs. Dans un système électronique, les circuits intégrés fonctionnent souvent avec les composants passifs sur un même circuit imprimé. Les fonctions des composants passifs dans un système électronique, telles que le filtrage et le découplage, ont également une influence importante sur les niveaux de CEM.Afin d'analyser l'évolution à long terme des niveaux CEM des composants électroniques, les travaux présentés dans cette thèse ont pour objectif de proposer des méthodes générales pour prédire l'évolution dans les temps des niveaux de compatibilité électromagnétique des composants électroniques. / One important objective of the electromagnetic compatibility (EMC) studies is to make the products compliant with the EMC requirement of the customers or the standards. However, all the EMC compliance verifications are applied before the delivery of final products. So we might have some new questions about the EMC performance during their lifetime. Will the product still be EMC compliant in several years? Can a product keep the same EMC performance during its whole lifetime? If not, how long the EMC compliance can be maintained? The study of the long-term EMC level, which is called “electromagnetic robustness”, appeared in the recent years. Past works showed that the degradation caused by aging could induce failures of electronic system, including a harmful evolution of electromagnetic compatibility. In this study, the long-term evolution of the EMC levels of two electronic component groups has been studied. The first electronic component type is the integrated circuit. The high-frequency currents and voltages during the switching activities of ICs are responsible for unintentional emissions or coupling. Besides, ICs are also very often the victim of electromagnetic interference. Another group of components is the passive component. In an electronic system, the IC components usually work together with the passive components at PCB level. The functions of passive components in an electronic system, such as filtering and decoupling, also have an important influence on the EMC levels.In order to analyze the long-term evolution of the EMC level of the electronic components, the study in this thesis tends to propose general predictive methods for the electromagnetic compatibility levels of electronic components which evolve with time.

Ce travail contribue à l’évaluation de la technique de génération de seconde harmonique induite par un champ électrique quasi statique, ou technique EFISHG, appliquée au domaine de la microélectronique. Une description du principe de la technique EFISHG, basé sur l’optique non linéaire, permet d’appréhender l’origine physique de cette méthode. Un état de l’art a permis d’identifier deux champs d’applications liés à la microélectronique : l’analyse de défaillance, via la mesure en temps de réelle des variations de champs électriques internes dans les circuits intégrés, et la fiabilité par l’étude du piégeage de charges à l’interface Si/SiO2 et de la dégradation dite de « Negative Bias Temperature Instability » ou NBTI. Ce manuscrit présente les différentes étapes qui ont permis l’élaboration d’un banc de test en vue de l’évaluation de l’applicabilité de la technique EFISHG à ces problématiques. Les résultats expérimentaux obtenus avec ce montage ont permis de mettre en avant les possibilités qu’offre la technique EFISHG à caractériser et à accélérer le vieillissement NBTI. / This work concerns the elaboration of an industrial method for Single Event Effect (SEE) sensitivity testing on integrated circuits. The concerned SEEs are those produced by heavy ions and are mainly Single Event Upset (SEU) and Single Event Latchup (SEL). The original test approach chosen in this study relies on the use of infrared laser pulses striking the backside of the tested device. Laser pulse and heavy ion interaction with semiconductor materials are described and a presentation of the particle accelerator test and some former laser test methods is also given. Advantages and drawbacks of those two techniques are discussed. The developed experimental setup uses a near infrared fiber coupled Neodyme/YAG pulsed laser. Its different elements are described. Using this tool to characterise the SEU sensitivity of several modern SRAMs has allowed to define a test methodology. Its efficiency is discussed and illustrated by different experimental results.

Cette thèse de doctorat s’inscrit dans la thématique de la fiabilité des circuits intégrés dans l’industrie de la microélectronique. Un circuit intégré peut être exposé à des agresseurs électriques potentiellement dangereux pendant toute sa durée de vie. Idéalement, les circuits devraient pouvoir encaisser ces excès d’énergie sans perdre leur fonctionnalité. En réalité, des défaillances peuvent être observées lors de tests de qualification ou en application finale. Il est donc dans l’intérêt des fabricants de réduire ces défaillances. Actuellement, il existe des circuits de protection sur puce conçus pour dévier l’énergie de ces agresseurs à l’écart des composants fragiles. Le terme anglophone Electrical Overstress (EOS) englobe tous les agresseurs électriques qui dépassent une limite au-delà de laquelle les composants peuvent être détruits. La définition de ce terme est traitée en détail dans la thèse. L’objectif de cette thèse est de comprendre le statut du sujet des EOS dans l’industrie. On propose ensuite une nouvelle méthodologie de caractérisation de circuits pour quantifier leur robustesse face à des formes d’onde représentatives présélectionnées. On propose également des solutions de circuits de protection sur puce que ce soit au niveau de nouveaux composants actifs ou au niveau de la conception des circuits électroniques de protection. Par exemple on propose un nouveau composant basé sur le thyristor qui a la capacité de s’éteindre même si la tension d’alimentation est présente sur l’anode. Une autre proposition est de désactiver les circuits de protection face aux décharges électrostatiques lorsque les puces sont dans un environnement où l’on est sur ou ces agresseurs ne présentent plus de danger. Finalement, des perspectives du travail de thèse sont citées. / This Ph.D. thesis concerns reliability issues in the microelectronics industry for the most advanced technology nodes. In particular, the Electrical OverStress (EOS) issue is studied. Reducing EOS failures in Integrated Circuits (ICs) is becoming more and more important. However, the EOS topic is very complex and involves many different causes, viewpoints, definitions and approaches. In this context, a complete analysis of the current status of the EOS issue is carried out. Then, the Ph.D. objectives can be defined in a clear way. In particular, robustness increase of on-chip protection structures and IC characterization against EOS-like aggressors are two of the main goals. In order to understand and quantify the behavior of ICs against these aggressors, a dedicated EOS test bench is put in place along with the definition of a characterization methodology. A full characterization and comparison is performed on two different Electro- Static Discharge (ESD) power supply clamps. After identifying the potential weaknesses of the promising Silicon-Controlled Rectifier (SCR) device, a new SCR-based device with a turn-off capability is proposed and studied thanks to 3-D Technology Computer-Aided Design (TCAD)simulation. Triggering and turn-off behaviors are studied, as well as its optimization. Finally, three different approaches are proposed for improving the robustness of the IC onchip protection circuits. They are characterized thanks to the EOS test bench which allows identifying their assets as well as their points of improvement.

L’intégration 3D est la solution technologique la plus prometteuse pour suivre le niveau d’intégration dictée par la loi de Moore (cf. more than Moore, versus more Moore). Elle entraine des travaux de recherche importants depuis une douzaine d’années. Elle permet de superposer différents circuits et composants dans un seul boitier. Son principal avantage est de permettre une association de technologies hétérogènes et très spécialisées pour la constitution d’un système complet, tout en préservant un très haut niveau de performance grâce à des connexions très courtes entre ces différents circuits. L’objectif de ce travail est de fournir des modélisations cohérentes de via traversant, ou/et de contacts dans le substrat, avec plusieurs degrés de finesse/précision, pour permettre au concepteur de haut niveau de gérer et surtout d’optimiser le partitionnement entre les différentes strates. Cette modélisation passe par le développement de plusieurs vues à différents niveaux d’abstraction: du modèle physique au modèle « haut niveau ». Elle devait permettre de répondre à différentes questions rencontrées dans le processus de conception :- le modèle physique de via basé sur une simulation électromagnétique 2D ou 3D (solveur « éléments finis ») est utilisé pour optimiser l’architecture du via (matériaux, dimensions etc.) Il permet de déterminer les performances électriques des via, notamment en haute fréquence. Les simulations électromagnétiques permettent également de quantifier le couplage entre via adjacents. - le modèle compact analytique de via et de leur couplage, basé sur une description de type ligne de transmission ou noyaux de Green, est utilisé pour les simulations au niveau bloc, ainsi que des simulations de type Spice. Les modèles analytiques sont souvent validés par rapport à des mesures et/ou des modèles physiques. / The 3D integration is the most promising technological solution to track the level of integration dictated by Moore's Law (see more than Moore, Moore versus more). It leads to important research for a dozen years. It can superimpose different circuits and components in one box. Its main advantage is to allow a combination of heterogeneous and highly specialized technologies for the establishment of a complete system, while maintaining a high level of performance with very short connections between the different circuits. The objective of this work is to provide consistent modeling via crossing, and / or contacts in the substrate, with various degrees of finesse / precision to allow the high-level designer to manage and especially to optimize the partitioning between the different strata. This modelization involves the development of multiple views at different levels of abstraction: the physical model to "high level" model. This would allow to address various issues faced in the design process: - The physical model using an electromagnetic simulation based on 2D or 3D ( finite element solver ) is used to optimize the via (materials, dimensions etc..) It determines the electrical performance of the via, including high frequency. Electromagnetic simulations also quantify the coupling between adjacent via. - The analytical compact of via their coupling model, based on a description of transmission line or Green cores is used for the simulations at the block level and Spice type simulations. Analytical models are often validated against measurements and / or physical models.

La systématisation de la conversion analogique/numérique a eu pour effet d'uniformiser le mode de transmission de données aux transmissions numériques ; et notamment sur fibre optique. Dans ce cadre, cette thèse traite des méthodologies de conception et faisabilité de circuits amplificateurs de signaux rapides. Après l'étude de l'effet des éléments parasites sur les structures amplificatrices de base (spécifiquement, les problèmes de chemins de masse, et de référencement de signaux d'entrée), la théorie de distribution est appliquée à la technologie coplanaire InP ; où via une méthodologie que nous avons cherché à systématiser (notamment pour les conditions d'égalité et de faible variation des délais de groupe), sont réalisés des amplificateurs large bande avec Fc=92GHz et entre autres, un produit gain-bande à l'état de l'art de 410 GHz. Au delà des problèmes posés par la technologie coplanaire tels que les discontinuités de masse et la nécessité de préserver le mode de propagation coplanaire, elle ouvre de nouvelles possibilités telles que des lignes artificielles d'entrée/sortie à longueurs identiques, et permet une compacité plus élevée que celle des techniques micro-ruban. Les limites de l'amplification différentielle sont ensuite investies et repoussées, en proposant une structure innovante : la paire différentielle distribuée ; alliant ainsi le fonctionnement à courant constant du mode différentiel (donc avec un degré de liberté supplémentaire, pour le potentiel DC en sortie), à l'aspect large bande du distribué. Des amplificateurs avec 4 Vpp en sortie à 40 Gbit/s ont ainsi été réalisés en pHEMT GaAs. Ce résultat, permettrait à terme, l'élimination des capacités de passage dans les modules driver et la conception de drivers de modulateur mono-puce.