Made available in DSpace on 2014-06-12T17:20:59Z (GMT). No. of bitstreams: 2 arquivo5966_1.pdf: 562706 bytes, checksum: 5fb25694879a1eaa8feeddf8f8063b34 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2005 / As empresas precisam ser cada vez mais competitivas, por esta razão mais do que nunca os seus custos devem ser minimizados, e devidamente acompanhados. Por isso, este trabalho tem como objetivo principal acompanhar os investimentos dos projetos de transmissão de rede básica na Companhia Hidro Elétrica do São Francisco (CHESF), avaliando os desvios existentes no decorrer de todo o processo, ou seja, desde a aprovação do projeto pela Agência Nacional de Energia Elétrica ANEEL, até a conclusão do mesmo. Além da adoção de providências no sentido de tornar o processo ágil e seguro com a definição procedimentos a serem adotados pela empresa, haja vista a reestruturação do setor elétrico brasileiro. Foram analisadas 24 (vinte e quatro) obras de investimento / empreendimentos que fazem parte da rede básica autorizados e aprovados pela Agencia Nacional de Energia Elétrica (ANEEL).Verificou-se que a maioria dos projetos atrasam pelo menos um ano e meio e que a diferença entre a taxa de retorno da CHESF e da ANEEL é em média 5 %, isto significa que novos cronogramas devem ser estabelecidos e que os cálculos devem ser melhor especificados pela CHESF ou ANEEL.Constatou-se, também, que as normas em vigor não são suficientes para um acompanhamento total do processo. Foi concluído que, por se tratar de um processo complexo que envolve desde Ministério de Minas e Energia até múltiplos órgãos da CHESF, faz-se necessário mapear todo o processo objeto do estudo e por fim, sugere-se que seja implantado um sistema informatizado que consiga rastrear as informações desde o orçamento do investimento até conclusão da obra

Made available in DSpace on 2014-06-12T17:21:00Z (GMT). No. of bitstreams: 2 arquivo5967_1.pdf: 1475646 bytes, checksum: 802257d8dc0c0ecc81400e48b4cf472e (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2005 / As empresas precisam ser cada vez mais competitivas, por esta razão mais do que nunca os seus custos devem ser minimizados, e devidamente acompanhados. Por isso, este trabalho tem como objetivo principal acompanhar os investimentos dos projetos de transmissão de rede básica na Companhia Hidro Elétrica do São Francisco (CHESF), avaliando os desvios existentes no decorrer de todo o processo, ou seja, desde a aprovação do projeto pela Agência Nacional de Energia Elétrica ANEEL, até a conclusão do mesmo. Além da adoção de providências no sentido de tornar o processo ágil e seguro com a definição procedimentos a serem adotados pela empresa, haja vista a reestruturação do setor elétrico brasileiro. Foram analisadas 24 (vinte e quatro) obras de investimento / empreendimentos que fazem parte da rede básica autorizados e aprovados pela Agencia Nacional de Energia Elétrica (ANEEL).Verificou-se que a maioria dos projetos atrasam pelo menos um ano e meio e que a diferença entre a taxa de retorno da CHESF e da ANEEL é em média 5 %, isto significa que novos cronogramas devem ser estabelecidos e que os cálculos devem ser melhor especificados pela CHESF ou ANEEL.Constatou-se, também, que as normas em vigor não são suficientes para um acompanhamento total do processo. Foi concluído que, por se tratar de um processo complexo que envolve desde Ministério de Minas e Energia até múltiplos órgãos da CHESF, faz-se necessário mapear todo o processo objeto do estudo e por fim, sugere-se que seja implantado um sistema informatizado que consiga rastrear as informações desde o orçamento do investimento até conclusão da obra

Orientador: Hermano de M. F. Tavares / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-16T20:06:43Z (GMT). No. of bitstreams: 1 Yacoub_MichelDaoud_M.pdf: 11764372 bytes, checksum: 85ecc55853bb457c884f3f2d70e2baa6 (MD5) Previous issue date: 1983 / Resumo: O Centro de Pesquisa e Desenvolvimento - CPqD - da TELEBRAS através do seu Departamento de Comutação - DCO - vem, desde a sua criação, concentrando esforços com intuito de desenvolver os elementos de uma família de Central por Programa Armazenado - CPA - Temporal brasileira; o Sistema TRÓPICO. Neste trabalho apresenta-se o projeto da matriz de comutação de tal sistema levando-se em conta o "hardware" e "software" de controle envolvidos. O pequeno número de placas diferentes, englobando funções variadas no tratamento de um grande número de enlaces, e sua modularidade, dando uma flexibilidade de adaptação as mais varia- das demandas de trafego, são as principais características da matriz. Tais características propiciam um controle e uma manutenção bastante simples além do custo industrial competir com o dos equipamentos produzidos no exterior / Abstract: The Switching Department (DCO) of the Research and Development Center (CPqD) of TELEBRAS has, since its creation, concentrated its efforts on the development of a Brasilian family of Time Division Stored Program Control (TDSPC) telephone exchanges, the TROPICO System. The work presented here concerns the design of the switching matrix of this system, including both the hardware, and the control software aspects of the designs. The small number of different circuit boards, covering the various functions necessary for the handling of a large number of links, and the modularity of the structure permitting the flexibility for accomodating the widest variations in traffic patterns, are the principal characteristics of the switching matrix, These characteristics also allow for relatively simple control and maintenance, not to mention a production cost competitive with equipment produced abroad / Mestrado / Mestre em Engenharia Elétrica

Orientadores: Leo Pini Magalhães e Paulo Cesar Bezerra / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T02:55:38Z (GMT). No. of bitstreams: 1 Oliveira_JoseRaimundode_D.pdf: 16658158 bytes, checksum: 56e9ba0ca8cbfffaa30deeee0850c813 (MD5) Previous issue date: 1995 / Resumo: Sistemas de Computadores dedicados a Computação de Imagem tem sido o alvo de diversos trabalhos de pesquisa e desenvolvimento em universidades e indústrias por todo o mundo. A maior parte dos trabalhos disponíveis na literatura visa a implementação de algoritmos específicos em circuitos dedicados em VLSI. Neste trabalho evitou-se o desenvolvimento de uma arquitetura muito rígida, presa a um único algoritmo. No lugar disto, procurou-se integrar numa bancada uma memória de quadro ligada a um sistema de interconexão de multiprocessadores, chamada de VAM (Via de Acessos Múltiplos). A VAM permite a interligação de processadores elementares (PE) de um arranjo de processamento que trata de forma paralela todas as tarefas de um sistema de computação de imagem. Cada PE pode implementar as suas tarefas por software, por firmware ou mesmo por hardware dedicado. Trata-se, portanto, de uma bancada para experimentos que permite o desenvolvimento de atividades de pesquisa em arquitetura de computadores, em circuitos VLSI dedicados, interconexão de multiprocessadores, software básico e de aplicação em computação de imagem. Para o desenvolvimento deste trabalho foram necessários estudos nas áreas de síntese de imagem, de circuitos de exibição e na área de arquiteturas aplicadas à computação de imagem. Estes estudos foram baseados num amplo levantamento bibliográfico. Com base nestes estudos, foi proposta uma especificação da bancada. Em cima desta especificação foram estudados exemplos de aplicação da bancada. Para este projeto foram utilizados recursos de engenharia concorrente disponíveis na Faculdade de Engenharia Elétrica da Universidade Estadual de Campinas / Abstract: Computer systems dedicated to Image Processing, Computer Graphics and Computer Vision have been the subject of several research and development works at universities and industries alI over the world. Most of these works describes specific VLSI implementations of algorithms. This work purposely avoids the development of an architecture restricted to a single algorithm. Instead, we integrate a frame buffer connected to a multiprocessor interconnection structure referred as VAM (this acronym comes from the portuguese denomination: "Via de Acessos Múltiplos" - Multiple Access Bus). A VAM alIows the interconnection of processing elements (PE) that can execute in paralIel an image algorithm. Each PE can implement its tasks by software, by firmware, or by dedicated hardware. This architecture works as an experimental workbench that alIows research and development in computer architecture, multiprocessor interconnection, application specific VLSI IC and software. The features of the proposed VAM have been specified as a result from a large library search for references on image synthesis, display circuits and computer graphic specific architectures. AIso based on this search, we discuss two examples of applications of VAM to specific problems. This design was developed using facilities of Concurrent Engineering available in Faculdade de Engenharia Elétrica, Universidade Estadual de Campinas, Brazil / Doutorado / Automação / Doutor em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T08:41:29Z (GMT). No. of bitstreams: 1 Mouallem_Janete_M.pdf: 8463458 bytes, checksum: 5a8f4f3567d462f798d96a487905e34e (MD5) Previous issue date: 1996 / Resumo: o objetivo deste trabalho é apresentar o circuito integrado para o "Tratamento da Interface de Linha" (TB47) e sua implementação em FPGAs Xilinx, através de uma metodologia de projeto TopDown. Como o TB47 foi desenvolvido para utilização em placa do sistema ClAD (Concentrador de Linhas de Assinantes Distribuido) em desenvolvimento no Centro de Pesquisa e Desenvolvimento da Telebrás, inicialmente será descrito este sistema e como o TB47 se encaixa no mesmo. Em seguida, será feita uma descrição do funcionamento do TB47 e apresentada a metodologia de projeto utilizada para seu desenvolvimento. Finalmente, será apresentada a sua implementação em dois componentes FPGAs (Field Programmable Gate Arrays) Xilinx 4008PQ208, para teste do sistema. Para isto utilizou-se o software Xilinx Automatic CAE Tools (XACT) / Abstract: Not informed. / Mestrado / Doutor em Engenharia Elétrica

Orientador: Mario Lucio Cortes / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-07-22T02:12:05Z (GMT). No. of bitstreams: 1 Adario_AlexandroMagnodosSantos_M.pdf: 12173429 bytes, checksum: 7ec475633b793722074b6ede4d259d0c (MD5) Previous issue date: 1997 / Resumo: Este trabalho propõe uma metodologia de projeto de circuitos digitais envolvendo o uso do modelamento comportamental e síntese de alto nível visando o mapeamento tecnológico em componentes reprogramáveis do tipo FPGA. Apresenta uma arquitetura de processador de vizinhança aplicada a imagens digitais e os resultados de sua simulação e da implementação utilizando a metodologia apresentada. Os objetivos principais do trabalho são a validação da metodologia, fazendo um estudo das limitações das ferramentas envolvidas no ciclo de projeto e o impacto na concepção e implementação dos modelos. Também são apresentadas novas contribuições ao modelo da arquitetura proposta. / Abstract: This work proposes a digital circuit design methodology using behavioral modelling and high-level synthesis for technological mapping in FPGA devices. Also, this work introduces an archictecture for neighboorhood processors for digital image applications and the results of its simulation and implementation using the proposed methodology. The main goals of the work are validation of the methodology, including a study on the limitations of the tools used in the design cycle and its impact on model design and implementation. New enhancements to the proposed architecture are also presented. / Mestrado / Mestre em Ciência da Computação

Orientador : Paulo Cesar Centoducatte / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-04T01:41:31Z (GMT). No. of bitstreams: 1 Renon_FelipeJoffreRomano_M.pdf: 5459463 bytes, checksum: a8a3d684c4df661c894269952c6c26a6 (MD5) Previous issue date: 2004 / Resumo: O desempenho de sistemas computacionais tem sido um requisito recorrente para um grande número de aplicações. Porém, nem sempre as soluções tradicionais para se melhorar o desempenho como por exemplo: o aumento na freqüência de operação dos processadores, a utilização de processamento paralelo etc, podem ser viáveis técnica ou economicamente, principalmente em se tratando de um sistema dedicado. Uma alternativa para a melhoria de desempenho em tais sistemas é a identificação dos trechos da aplicação que são executados de forma pouco eficientes por software e implementá-los diretamente em hardware. Os candidatos naturais para esta abordagem são os laços interiores, que normalmente são pequenos e responsáveis por grande parte do tempo de execução e, que quando implementados em hardware, não fazem uso de uma grande área de silício. Neste trabalho propomos um co-processador reconfigurável, mapeado em memória, denominado Co-processador Reconfigurável Dinamicamente (CRD), capaz de executar trechos de códigos pouco eficientes em software, tais como laços internos (kernels), diretamente em hardware. Com o intuito de reduzir a área ocupada pelo co-processador, diminuindo desta forma o custo do sistema, o CRD é dotado de uma unidade de reprogramação, que permite reutilizar os recursos disponíveis para implementar diferentes trechos de programa em hardware em uma mesma instância de execução. Os trechos de programas escolhidos para serem executados diretamente em hardware (no CRD) são aqueles responsáveis pela maior parte do tempo de execução do programa como um todo. O uso desta técnica mostrou um ganho total, no tempo de execução dos programas do benchmark DSPStone de até 20 vezes / Abstract: Performance has beem a current requirement for a great number of applications. However, in some cases, the traditional solutions to improve performance, like: increase frequency of processor's operation, parallel processing etc, can be applied, or to be viable economically, when the improvement object is a embedded system. An alternative solution that can be adopted is to identify the blocks in source code inefficient when implemented in software and to implement them in the hardware directly. Natural candidates are the inner loops, thats normally are small and responsible for great parte of the execution time and that implemented in the hardware doesn't use great silicon area. In this work we propose a reconfigurable coprocessor system mapped in memory called CRD, capable to execute inefficient codes in software, such as internal loops (kernels), directly in the hardware. With intention to reduce the filled area for the ASIC, reducing by this way the price of the system, it has a reprogrammable unit inside of this, destined to fill the lack of memory that is not being more used for a hardware instruction, for other that it will be used in the future. The parts of chosen programs to be executed in the hardware are those responsible ones mostly of the time of program execution. The use of this technique shows a total speedup of up to 20 times, in the execution time of the DSPstone benchmark programs / Mestrado / Engenharia de Computação / Mestre em Computação

Por sua relevância prática, por exemplo no controle de atitude com atuadores on-off, a dinâmica de sistemas chaveados tem recebido atenção crescente. Um dos aspectos ainda pouco investigado é o impacto de restrições temporais de chaveamento e outros fenômenos não-lineares sobre a dinâmica destes sistemas. Os estudos desenvolvidos, até o momento, têm-se baseado em análise teórica e simulação. O presente trabalho ocupa-se com o desenvolvimento de um sistema de laboratório para viabilizar investigações experimentais com sistemas chaveados. O sistema desenvolvido possui dinâmica semelhante à do estágio superior de um veículo lançador de satélites. Este sistema é controlado via software e consiste em uma plataforma girante, um sensor de atitude e atuadores. O software permite implementação de diferentes não-linearidades, por exemplo diferentes restrições de chaveamento, podendo assim ser implementadas uma série de características relevantes no estudo de sistemas chaveados. A função descritiva foi a principal ferramenta utilizada para representar as não-linearidades durante a análise do sistema de controle e na identificação do modelo do protótipo. Uma técnica de projeto de controladores robustos foi avaliada experimentalmente e tais controladores tiveram desempenho melhor do que os controladores tradicionais. A utilidade do protótipo no estudo de movimentos complexos, tais como movimentos persistentes não periódicos, é enfatizada.

Resumo: A aplicabilidade da rede de comunicação junto com o avanço tecnológico é constantemente explorada pelos projetistas de automação e controle, pois, estas vertentes podem melhorar o desempenho de um processo industrial. O padrão IEEE 1451, surge em meio a estes desafios, com intuito de homologar conceitos e tecnologias para implementar uma rede de transdutores inteligentes. Neste trabalho desenvolveu-se uma plataforma de hardware/software para ser utilizada na automação industrial, tanto cabeamento como sem fio, de acordo com os padrões IEEE 1451.2 e IEEE 1451.5. Essa plataforma, denominada neste trabalho por plataforma IEEE 1451, é composta por um hardware, o Módulo de Interface para Transdutores (TIM - Transducer Interface Module), e por um software Processador de Aplicação para Rede de Comunicação (NCAP - Network Capable Application Processor). A lógica de controle e as especificações dos transdutores (TEDS - Transducer Electronics Data Sheet) foram inseridas no TIM por meio da programação (linguagem C/C++) do processador NIOS II e o hardware sintetizado em FPGA da família Cyclone II, especificamente na placa de desenvolvimento DE2 da Altera Corporation. A programação do processador NIOS II baseou-se em um template definido neste trabalho como IEEE 1451 que possui funções e bibliotecas específicas para atender às funcionalidades das aplicações e das normas IEEE 1451. O NCAP possui características de um software supervisório e foi desenvolvido com tecnologia Java no ambiente NetBeans IDE (Integrated Development Environment) versão 6.5. Entre as principais funções deste NCAP está a capacidade de enviar e receber os dados através da porta RS232, geração de relatório incluindo a TEDS, interface gráfica dinâmica e identificação de usuários. A plataforma IEEE 1451 foi testada... (Resumo completo, clicar acesso eletrônico abaixo) / Abstract: Designers usually exploit the fast evolution of technology along with the application of communication networks to improve the performance on industrial processes. The IEEE 1451 standard comes to aid in the development of networks of intelligent transducers, by defining concepts and technologies used in their implementations. This works intends to provide an application consisting of a hardware/software platform to be used in industrial automation, either wireless or not, according to the 1451.2 and 1451.5 IEEE standards. This IEEE 1451 platform is composed by a hardware part, the Transducer Interface Module (TIM), and a software part, the Network Capable Application Processor (NCAP). The control logic and the transducer specifications (TEDS - Transducer Electronics Data Sheet) were inserted in the TIM by programming in C/C++ a NIOS II processor, synthesized in a FPGA of the Cyclone II family, using the DE2 development board from Altera Corporation. The NIOS II programming was based on an IEEE 1451 template, with functions and libraries to implement the functionalities of the IEEE 1451 applications and guidelines. The NCAP software resembles a supervisory system and was developed in Java in the NetBeans integrated development environment, version 6.5. Amongst its main functions are the capabilities of report generation including TEDS, a dynamic graphical interface, user identification and the ability to send and receive data through a RS232 port. This IEEE 1451 platform was tested in the automation of different applications, demonstrating its flexibility and rapid prototyping suited for the development of control systems. Other advantages are the use of an object oriented language in the development of the NCAP software, which facilitates the code reuse, and the use of reconfigurable hardware for the TIM implementation. The results from this work showed that the technology applied... (Complete abstract click electronic access below) / Orientador: Alexandre César Rodrigues da Silva / Coorientador: Aparecido Augusto de Carvalho / Banca: Dionizio Paschoareli Junior / Banca: Luis Carlos Origa de Oliveira / Banca: Eduardo do Valle Simões / Banca: Mauro Conti Pereira / Doutor

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2013. / Made available in DSpace on 2014-08-06T17:34:32Z (GMT). No. of bitstreams: 1 323601.pdf: 3499862 bytes, checksum: 6f91e543fd542988c6ea40ea602ad442 (MD5) Previous issue date: 2013 / A flexibilidade de FPGAs baseadas em SRAM é uma opção atrativa para o projeto de sistemas embarcados. Contudo, estes sistemas críticos requerem a verificação funcional do projeto em HDL (Hardware Description Language) para assegurar o seu correto funcionamento. A verificação formal utilizando model checking representa um sistema em um modelo formal que pode ser automaticamente gerado por ferramentas de síntese. No entanto, as propriedades que descrevem o comportamento esperado, necessárias para provadores de modelo, são usualmente elaboradas de forma manual, o que é mais suscetível a erro humano, aumentando custo e tempo de verificação. Este trabalho apresenta uma nova abordagem para geração automática de propriedades para verificação de sistemas descritos em HDL. O estudo de caso industrial é o subsistema de comunicação de um satélite artificial que foi desenvolvido em parceria com o Instituto Nacional de Pesquisas Espaciais (INPE).<br> / Abstract: The flexibility of Commercial-Off-The-Shelf (COTS) SRAM-based FPGAs is an attractive option for the design of embedded systems. However, the functional verification of HDL-based designs is required and is of fundamental importance. Formal verification using model checking represents a system as formal model that are automatically generated by synthesis tools. On the other hand, the properties are represented by temporal logic expressions and are traditionally elaborated by hand, which is susceptible to human errors thus increasing the costs and verification time. This work presents a new method for automatic property generation for formal verification of Hardware Description Language (HDL) based systems. The industrial case study is a communication subsystem of an artificial satellite, which was developed in cooperation with the Brazilian Institute of Space Research (INPE).