Materiais compósitos laminados possuem uma alta eficiência estrutural, mas que é comprometida pela baixa resistência a cargas de impacto. O objetivo deste trabalho é o desenvolvimento de uma metodologia de simulação numérica para a estimativa de danos causados por cargas de impacto a baixas velocidades em placas de material compósito laminado. Ensaios experimentais foram realizados em placas reforçadas com tecidos de fibra de carbono e matriz de resina epóxi. Foram avaliadas três espessuras. Os carregamentos de impacto com uma massa em queda livre foram pontuais e transversais à placa, com intervalos de energia variando entre 5J e 94J, com velocidades inferiores a 6 m/s. As simulações numéricas utilizaram um programa comercial de elementos finitos com integração explícita. Foram avaliados dois critérios de falha da lâmina. O primeiro é o critério de máxima tensão. O segundo é uma proposta de modificação no critério de falha de Hashin, para sua aplicação em laminados reforçados com tecidos bidirecionais. Também foram avaliados quatro diferentes critérios de degradação da lâmina. As evoluções das forças de contato entre o impactador e a placa foram muito bem representadas numericamente. As áreas e os comprimentos dos danos numéricos foram similares ou maiores que os medidos nos resultados experimentais. / Laminate composite materials have high structural efficiency, however it is jeopardized due the low strength to impact loads. The objective of this work is to develop a numerical simulation methodology that estimates the damage in laminate plates caused by low velocity impact. Experimental tests were performed on laminate plates reinforced with weaven carbon fibers and epoxi resine. Three thickness plates were evaluated. The impact loads were transversal and punctual. They were done with drop-test, the impact energy range is between 5J and 94J, and the velocities were lower than 6m/s. The numerical simulations were done with FEM commercial code with explict integration. Two lamina failure criteria were evaluated. The first is the maximum stress. The second is a proposed modification of the Hashin failure criterion in order to be applied on the fabric laminates. Four lamina degradation criteria were evaluated too. The numerical contatct loads between the plate and impactor were well represented. The numerical damaged areas and lengths were similar or greater than the experimental results.

A adoção em larga escala de redes de computadores e gerenciadores de banco de dados contribuiu para o surgimento de sistemas de informação complexos. Atualmente, estes sistemas tornaram-se elementos essenciais na vida das pessoas, dando suporte a processos de negócio e serviços corporativos indispensáveis à sociedade, como automação bancária e telefonia. A utilização de componentes na estruturação destes sistemas promove maior qualidade e flexibilidade ao produto e agiliza o processo de desenvolvimento. Entretanto, para que estes benefícios sejam totalmente observados, é fundamental que os provedores de componentes de prateleira projetem especificações precisas, completas e consistentes. Geralmente, as especificações omitem ou negligenciam o comportamento dos componentes nas situações de falha. Desta forma, a utilização de componentes não confiáveis, cujos comportamentos não podem ser inteiramente previstos, compromete seriamente o projeto de sistemas tolerantes a falhas. Uma estratégia para a especificação de componentes tolerantes a falhas é informar a ocorrência de erros através de exceções e realizar a recuperação dos mesmos por rotinas de tratamento correspondentes. A especificação deve separar claramente o comportamento normal do excepcional, destinado à recuperação do erro. Entretanto, em sistemas concorrentes e distribuídos, a especificação apenas deste tratamento local não é suficiente. Uma exceção pode ser lançada em decorrência de erros sistêmicos (i.e. problemas de rede) que afetam todo o sistema. Assim, determinadas exceções devem ser tratadas em nível arquitetural, envolvendo os demais componentes no tratamento. O modelo conceitual de ações Atômicas Coordenadas (ações CA - Coordinated Atomic actions), bastante aplicado na estruturação de sistemas tolerantes a falhas, define um mecanismo geral para a coordenação do tratamento excepcional dos componentes, que cooperam na execução das atividades e competem por recursos compartilhados. Portanto, o modelo de ações CA oferece uma solução potencialmente viável para a especificação do tratamento de exceções em nível arquitetural. Este trabalho propõe um framework para a especificação do tratamento de exceções em nível arquitetural, baseando-se no modelo de aninhamento de ações CA e utilizando a linguagem orientada a eventos CSP (Communicating Sequential Processes). Sua principal característica é prover um protocolo padronizado para a coordenação do tratamento de exceções, que envolve a cooperação dos componentes do sistema. Além disso, é apresentada uma estratégia para a verificação formal dos sistemas na ferramenta FDR (Failure Divergence Refinement), com base no modelo de refinamento por rastros. / The widespread scale adoption of computer networks and database management systems has contributed to the arising of complex information systems. Nowadays, these systems have become essential aspects in the everyday life, supporting business processes and indispensable enterprise services to society such as banking automation and telephony. The usage of components in structuring of these systems promotes higher quality and flexibility to the product and accelerates the software development process. However, in order to fully observe the benefits it is essential that the suppliers of these COTS (commercial off-the-shelf) design precise, complete and consistent specifications. Generally, the specifications omit or neglect the behavior of these components in exceptional situations. Therefore, the usage of untrustworthy components whose behavior cannot be entirely foreseen seriously compromise the design of fault-tolerant systems. One of the strategies used for the specification of fault-tolerant components is to inform the occurrence of errors through exceptions and make its recovering by the correspondent exception handling routines. The specification should separate clearly the normal behavior from the exceptional one, specially designed for error recovery. However, in concurrent and distributed systems, specification of local exception handling is not enough. An exception could be raised as a result of systemic errors (i.e. network errors) which affect the entire system, thus specific types of exceptions should be treated at an architectural level involving all the other components in this handling activity. The conceptual model of Coordinated Atomic (CA) actions, often applied in the structuring of fault-tolerant systems, defines a general mechanism for coordination of exception handling with components that cooperate while executing activities and compete for shared resources. Therefore, the model of CA actions offers a perfectly viable solution for the specification of exception handling at an architectural level. This work proposes a framework for the specification of exception handling at an architectural level, based on the nesting model of CA actions and using the event-oriented language CSP (Communicating Sequential Processes). Its main characteristic is to provide a standardized protocol for coordination of exception handling that involves the cooperation of system components. Moreover, it is presented a formal strategy for system verification using the FDR (Failure Divergence Refinement) tool, based on the traces refinement model.

CoordenaÃÃo de AperfeÃoamento de Pessoal de NÃvel Superior / Esta dissertaÃÃo visa a detecÃÃo de falhas incipientes por curto-circuito entre espiras de um motor de induÃÃo trifÃsico do tipo gaiola de esquilo acionado por conversor de frequÃncia com modulaÃÃo por largura de pulso do tipo senoidal. Para detectar este tipo de falha, uma bancada de testes à utilizada para impor diferentes condiÃÃes de operaÃÃo ao motor, e cada amostra do conjunto de dados foi extraÃda das correntes de linha do conversor de frequÃncia supracitado. Para extraÃÃo de caracterÃsticas, a anÃlise da assinatura de corrente do motor foi utilizada. Para solucionar este problema, a detecÃÃo desta falha à tratada como um problema de classificaÃÃo, por isso, diferentes algoritmos supervisionados de aprendizado de mÃquina sÃo utilizados: MÃnimos Quadrados OrdinÃrios, Redes Perceptron Simples, Redes Perceptron Multicamadas, MÃquina de Aprendizado Extremo, MÃquina de Vetor de Suporte, MÃquina de Vetor de Suporte por MÃnimos Quadrados, MÃquina de Aprendizado MÃnimo, e Classificadores Gaussianos. Juntamente com a tÃcnica de opÃÃo de rejeiÃÃo, estes classificadores sÃo testados e os resultados destes sÃo comparados entre si e com outros trabalhos que fizeram uso mesmo banco de dados. Taxas de acerto mÃximo de 100% com os classificadores MÃquina de Vetor de Suporte e MÃquina de Vetor de Suporte por MÃnimos Quadrados sugerem que, em um futuro prÃximo, um sistema embarcado pode ser desenvolvido com estes algoritmos. / This dissertation aims at the detection of short-circuit incipient fault condition in a threephase squirrel-cage induction motor fed by a sinusoidal PWM inverter. In order to detect this fault, a test bench is used to impose different operation conditions to an induction motor, and each sample of the data set is taken from the line currents of the PWM inverter aforementioned. For feature extraction, the Motor Current Signature Analysis is used. The detection of this fault is treated as a classification problem, therefore different supervised algorithms of machine learning are used so as to solve it: Ordinary Least Squares, Singlelayer Perceptron, Multi-layer Perceptron, Extreme Learning Machine, Support-Vector Machine, Least-Squares Support-Vector Machine, the Minimal Learning Machine, and Gaussian Classifiers. Together with Reject Option technique, these classifiers are tested and the results are compared with other works that use the same data set. Maximum accuracy rates of 100% with Support-Vector Machine and Least-Squares Support-Vector Machine classifiers suggest that, in near future, an embedded system can be developed with these algorithms.

Este trabalho apresenta uma avaliação da eficiência do dimensionamento e particionamento (folding) de transistores para a eliminação ou redução de efeitos de radiação. Durante o trabalho foi construído um modelo de transistor tipo-n MOSFET para a tecnologia 90nm, utilizando modelos preditivos. O transistor 3D modelado foi comparado com o modelo de transistor elétrico PTM level 54 da Arizona State University e os resultados mostraram uma coerência entre os dispositivos. Este transistor modelado foi irradiado por uma série de partículas que caracterizam ambientes terrestres e espaciais. Foi descoberto que a técnica de redimensionamento de transistores tem sua eficiência relacionada ao tipo de partícula do ambiente e não é aplicável em ambientes com partículas com alta energia. Descobriu-se também que aplicando o particionamento de transistores é possível reduzir a amplitude e a duração de erros transientes. A combinação do dimensionamento e o particionamento de transistores pode ser utilizada para a redução de efeitos de radiação incluindo partículas leves e pesadas. Por fim um estudo de caso foi realizado com uma célula de memória estática de 6 transistores utilizando as técnicas mencionadas anteriormente. Os resultados da célula de memória indicaram que a combinação das duas técnicas pode de fato reduzir e até impedir a mudança do estado lógico armazenado na célula. / In this work the transistor sizing and folding techniques were evaluated for SET robustness in a 90nm MOSFET technology using a 3D device model. A n-type MOSFET transistor using a 90nm technology predictive profile was modeled and functional behavior compared with PTM level 54 model showing a fit of the device with the PTM. During simulations the modeled device was irradiated in a simulation environment using particles with the profile of sea and space level ions. The radiation effects simulation had indicated that the transistor sizing can be more or less efficient to reduce SET according to the collected charge. It was found that for environments with high energy particle, transistor sizing was not able to reduce soft errors intensity. The use of folding has shown significant reduction of the amplitude and duration of the transient pulse, making this technique very useful to reduce soft errors. For alpha particles and heavy ions the combination of transistor folding and sizing had shown to be an effective combination to enhance the reliability of the circuits. A 6T SRAM cell was modeled to evaluate transistor sizing and folding techniques and the results confirmed the efficiency of folding plus sizing to reduce the effects of radiation.

Relés de distância são muito utilizados para proteger linhas de transmissão. Porém, há baixa precisão dos limites de sua zona de proteção devido a fenômenos de subalcance e sobrealcance. Assim, nesta dissertação de mestrado é proposto um algoritmo com compensação da resistência de falta, baseado em coordenadas de fase, objetivando aumentar a precisão dos limites da zona de proteção. A formulação proposta utiliza uma estimativa da corrente de falta para estimar a resistência de falta e compensar a impedância aparente calculada. Foram realizados o equacionamento e desenvolvimento do algoritmo para faltas tipo fase. Simulações e testes numéricos comparativos com formulações estado-da-arte verificaram a eficiência do método proposto. / Distance Relays are widely used to protect transmission lines. However, due to underreaching and overreaching phenomena, there is a low precision in protection zone limits of distance relays. Thus, in this dissertation, a new algorithm based in phase coordinates is proposed to increase the precision in zone protection limits. The proposed method uses the fault corrent to estimate the fault resistance and compensate the apparent impedance calculated. The equation development was done for phase type faults. Comparative tests with state-of-the-art formulations verified the efficiency of the proposed method.

A detecção de defeitos pode ser usada como base no projeto de algoritmos e aplicações distribuídas que dependem, de alguma forma, de informações de estado sobre processos distribuídos. O problema de acordo entre processos (consenso), que é um dos problemas fundamentais da computação distribuída, bem como difusão atômica (atomic broadcast), eleição de líder (leader election) e gerenciamento de grupos (membership) necessitam de informações de estado dos processos envolvidos, portanto, do resultado da atividade dos detectores. Esses protocolos, geralmente, são usados como blocos básicos para a construção de outros algoritmos, serviços ou aplicações distribuídas tolerantes a falhas. Os detectores de defeitos, de forma prática, têm sido desenvolvidos com base em parâmetros funcionais de redes locais e não operam bem no contexto de sistemas distribuídos de larga escala e de redes de longa distância (WANs). Sistemas conectados por WANs, geralmente, oferecem um ambiente mais hostil do que as LANs e clusters, devido aos atrasos longos e variáveis e à maior probabilidade de ocorrência de defeitos de temporização (flutuações na latência de comunicação) e omissão (perdas de mensagens), impondo um desafio na concepção de mecanismos que detectem defeitos de forma completa, precisa e que atendam a requisitos de dependabilidade exigidos pelas aplicações. A detecção de defeitos, também, pode ser oferecida na forma de um serviço, podendo ser este serviço utilizado por diferentes aplicações, sem que estas necessitem agregar a implementação do detector em seus projetos. Neste trabalho, foram pesquisadas estratégias aplicáveis à organização e à comunicação entre módulos de detecção de defeitos, focando sistemas de larga escala que operem sobre WANs. Está sendo proposto um modelo de serviço configurável que opera sob demanda das aplicações, e utiliza uma organização hierárquica dos módulos detectores de defeitos. Com base nesse modelo, foi implementado e testado um protótipo, utilizando o framework de simulação Neko. Os testes avaliaram a utilização da estratégia hierárquica com base no tipo e número de mensagens trocadas pelo serviço durante sua operação. Os resultados mostraram que adotar a hierarquia em dois níveis (LAN e WAN) resulta em poucas mensagens adicionais de controle e significativa redução do número de mensagens trafegando entre redes locais. O serviço tirou proveito do conhecimento da topologia da rede e escalou bem, quando um número maior de máquinas foi utilizado. Adicionalmente, para ajustar dinamicamente a detecção aos atrasos impostos pelas WANs, foi utilizado o pacote de predição de timeout do AFDService. / The failure detection may be used as basis for the design of algorithms and distributed applications that need information about the state of distributed processes. The agreement problem among processes (consensus) is one of the fundamental problems in distributed computing as well as other protocols such as atomic broadcast, leader election and membership that also need information about involved processes and consequently need also the results from the failure detector activity. These protocols are generally used as basic blocks to design other algorithms, services or fault-tolerant distributed applications. The failure detectors, in practice, have been developed based on local network parameters; consequently they are not tuned for the context of large-scale distributed systems nor wide area networks (WANs). Systems interconnected by WANs generally are environments more adverse than LAN and traditional clusters, due to variable and long delays and more prone to timing and omission failures. A natural consequence is that it is challenging to develop mechanisms that can accurately detect failures and give the needed support for dependability requirements of the applications. The failure detection may also be offered as a service for the different applications, which do not need to include their own detectors in their design. In this work are investigated strategies previously defined and applied on the communication of failure detector modules, focusing the analysis on large scale systems on WANs. From this, we propose a configurable failure detection service model that works on demand of applications and adopts the hierarchical organization of failure detection modules. Based on this model, a prototype implementation has been developed and tested using Neko simulation framework. The tests evaluate the utilization of hierarchical strategy based on the type and number of messages exchanged by the service during its operation. The experiments show that the two-level (LAN and WAN) hierarchical structure adopted results in a few additional control messages and a significant reduction on the message traffic between local networks. The service uses the knowledge of the topology and scales well when many machines are used. Additionally, to dynamically adjust the delay imposed by WANs on time detection, the timeout prediction package of AFDService has been used.

A diminuição no tamanho dos dispositivos nas tecnologias do futuro traz consigo um grande aumento na taxa de erros dos circuitos, na lógica combinacional e seqüencial. Apesar de algumas potenciais soluções começarem a ser investigadas pela comunidade, a busca por circuitos tolerantes a erros induzidos por radiação, sem penalidades no desempenho, área ou potência, ainda é um assunto de pesquisa em aberto. Este trabalho propõe duas soluções para lidar com este comportamento imprevisível das tecnologias futuras: a primeira solução, chamada MemProc, é uma arquitetura baseada em memória que propõe reduzir a taxa de falhas de aplicações embarcadas micro-controladas. Esta solução baseia-se no uso de memórias magnéticas, que são tolerantes a falhas induzidas por radiação, e área de circuito combinacional reduzida para melhorar a confiabilidade ao processar quaisquer aplicações. A segunda solução proposta aqui é uma implementação de um IP de infra-estrutura para o processador MIPS indicada para sistemas em chip confiáveis, devido a sua adaptação rápida e por permitir diferentes níveis de robustez para a aplicação. A segunda solução é também indicada para sistemas em que nem o hardware nem o software podem ser modificados. Os resultados dos experimentos mostram que ambas as soluções melhoram a confiabilidade do sistema que fazem parte com custos aceitáveis e até, no caso da MemProc, melhora o desempenho da aplicação. / Device scaling in new and future technologies brings along severe increase in the soft error rate of circuits, for combinational and sequential logic. Although potential solutions are being investigated by the community, the search for circuits tolerant to radiation induced errors, without performance, area, or power penalties, is still an open research issue. This work proposes two solutions to cope with this unpredictable behavior of future technologies: the first solution, called MemProc, is a memory based architecture proposed to reduce the fault rate of embedded microcontrolled applications. This solution relies in the use magnetic memories, which are tolerant to radiation induced failures, and reduced combinational circuit area to improve the reliability when processing any application. The second solution proposed here is an infrastructure IP implementation for the MIPS architecture indicated for reliable systems-on-chip due to its fast adaptation and different levels of application hardening that are allowed. The second solution is also indicated for systems where neither the hardware nor the software can be modified. The experimental results show that both solutions improve the reliability of the system they take part with affordable overheads and even, as in the case of the MemProc solution, improving the performance results.

A alvenaria estrutural vem ganhando um grande impulso no Brasil ao longo das últimas décadas, sendo cada vez mais utilizada, principalmente em empreendimentos habitacionais de interesse social. No caso específico do Estado do Rio Grande do Sul, nos últimos dois anos, a maioria dos empreendimentos habitacionais de baixa renda foram executados com esse processo construtivo. Por exigência dos órgãos financiadores destes tipos de empreendimentos, as empresas construtoras dos mesmos devem ser possuidoras de certificação do seu sistema de gestão da qualidade. Entretanto, apesar desta certificação, tem-se observado a presença de manifestações patológicas, com predominância de fissuras, nos empreendimentos de baixa renda, por elas executadas. As causas das manifestações patológicas em empreendimentos construídos em alvenaria estrutural têm sido objeto de estudo de diversas pesquisas. Porém, não se fez até então um estudo das possíveis causas destas manifestações do ponto de vista multicausal, envolvendo as várias etapas do processo construtivo. Neste sentido, a presente pesquisa teve como objetivo principal analisar as relações de causa e efeito entre as fissuras dos empreendimentos construídos em alvenaria estrutural e as suas causas, utilizando-se de ferramentas de melhorias da qualidade que adotam uma visão multi-casual, muito utilizadas em outras indústrias Para este estudo foram utilizados relatórios de monitoramento de execução de empreendimentos que pertencem aos modos de provisão habitacional do Programa de Arrendamento Residencial (PAR) e Imóvel na Planta (IP), no Estado do Rio Grande do Sul, ambos gerenciados pela Caixa Econômica Federal. A pesquisa consistiu em: (a) revisão bibliográfica; (b) levantamento e análise dos dados provenientes dos relatórios, identificando falhas, recomendações técnicas e boas práticas adotadas pelas empresas construtoras; (c) aplicação de um método de análise de relações de causa e efeito composto por ferramentas da qualidade; e (d) geração de mapas de relações de causa e efeito, recomendações para tratamento das principais causas e listagem de algumas boas práticas construtivas. Através desta pesquisa foi possível verificar as principais falhas ao longo do processo construtivo em vários níveis de análise e analisar as relações de causa e efeito entre eles e propor uma priorização de melhorias da qualidade. Com base nesta priorização foi sistematizado um conjunto de recomendações técnicas e de boas práticas que podem ser disseminadas entre as empresas construtoras tendo em vista a melhoria da qualidade dos empreendimentos em estudo. / Structural masonry has had a substantial development in Brazil in the last few decades, becoming increasingly important, especially in social interest housing projects. In the specific case of Rio Grande do Sul, in the last two years, most low cost housing projects have been built using this construction process. Due to the demand of the funding organizations, the construction companies that build those projects must have a certified quality management system. However, despite this certification, a large number of building pathologies have been observed in those projects, especially cracks. In fact, the causes of building pathologies in structural masonry buildings have been the focus of several research studies. However, very little has been investigated on the causes of those pathologies from a multi-causal perspective, considering several stages of the construction process. The main objective of this research work is to analyze the cause-effect relationships between cracks in structural masonry buildings and their causes, using quality improvement tools that provide such multi-causal perspective, widely used in other industries. This study was based on quality monitoring reports of projects from two housing programs, the Residential Leasing Program (PAR) and the Blue-print Program (IP), in the State of Rio Grande do Sul. Both programs are managed by the National Savings Bank. The research study consisted of: (a) a literature review; (b) data collection and analysis using those reports, with the aim of identifying building failures, necessary improvements, and good practices adopted by construction companies; (c) application of a method for analyzing the cause-effect relationships which combined a set of quality tools; (d) development of cause-effect relationship maps, proposition of a set of improvements and a production of a list of good practices. Based on this study, it was possible to identify failures in the construction process, as well as to analyze the cause-effect relationships and propose some priorities in terms of improvements measures. Based on those priorities, a set of technical recommendations was established, as well as a list of good practices that should be disseminated among construction companies, in order to improve the quality of low-cost housing projects.

Procedimentos de teste para dispositivos eletrônicos tem sido construídos de forma a lidar com problemas, tais como geração de padrões de teste, cobertura de falhas e outros parâmetros tais como custo e tempo. Com o surgimento dos circuitos VLSI (Very Large Scale Integration), tais como os processadores, os problemas do teste tem aumentado. Com relação aos processadores, sua complexidade é um convite para o uso de procedimentos de teste funcionais, ignorando a estrutura física dos circuitos. Adicionalmente, informações sobre a estrutura do processador são geralmente desconhecidas por parte do usuário. No nível funcional, um processador é tratado como um sistema composto por blocos funcionais, cuja descrição pode ser obtida no manual do usuário. Cada bloco e caracterizado pela sua função, como por exemplo, a unidade lógica e aritmética, registradores, memória, etc... Testar o processador consiste em exercitar cada bloco com padrões de teste determinados. A utilização do processador transputer em situações onde se faz necessário um certo nível de confiabilidade depende da utilização de técnicas para detecção on-line. No presente trabalho é proposto um procedimento para o teste funcional do transputer. O teste funcional aqui proposto permite detecção de falhas on-line, em um contexto de aplicação periódica (pela suspensão temporária mas sem alteração do contexto da aplicação do usuário), com baixa degradação no desempenho global do sistema. Hipóteses e procedimentos relacionados a fabricação de circuitos não são considerados. Para possibilitar o uso de técnicas de teste convencionais, o transputer IMS T800 é particionado em blocos funcionais e um modelo para o teste, baseado na organização desse componente, e proposto. Este modelo é apoiado pela similaridade desse processador com um sistema microprocessado. Após o particionamento cada bloco funcional pode ser testado em separado; para os blocos que possuem organização como a de microprocessadores convencionais (tais como parte da CPU e a FPU), utiliza-se como base o método proposto por Robach and Saucier [ROB80]. De acordo com este método de teste funcional, as instruções do processador são modeladas por intermédio de grafos, que formam a base para definição de um conjunto mínimo de instruções. A execução desse conjunto exercita todos os elementos pertencentes ao respectivo bloco funcional do transputer. Entretanto, o procedimento proposto não é uma aplicação direta da metodologia citada, devido a características particulares do transputer, especialmente no que diz respeito ao paralelismo de operações, e sua estrutura de blocos internos. Com relação aos testes on-line, a utilização de um conjunto de instruções reduzido possibilita a realização de um teste rápido, reduzindo perdas de desempenho. Para os blocos restantes, de acordo com suas características, são construídos procedimentos de teste específicos. A freqüência de execução é ajustável para cada bloco. Dependendo das exigências da aplicação, alguns procedimentos podem ser omitidos, reduzindo a carga provocada pelo procedimento de teste no desempenho do sistema. A validação do procedimento de teste é realizada de duas maneiras: injeção de falhas, para verificar a capacidade de detecção: e avaliação de desempenho, para identificar o nível de degradação causado pela utilização do procedimento de teste em um sistema genérico. Apesar desse trabalho ter sido desenvolvido com base na estrutura da maquina TNODE [TEL91] e na abordagem de teste global descrita em [NUN93b], o procedimento de teste proposto pode ser utilizado em qualquer sistema composto por transputers, cujos parâmetros de aplicação se enquadrem nos requisitos usados neste trabalho. / Test procedures for electronic devices have been planned in order to deal with problems as test pattern generation, fault coverage and other parameters as cost and time. With the advent of very large scale integration (VLSI) circuits, such as the microprocessors, the test problems have arised. Concerning processors, their complexity is an invitation to the use of functional test procedures, ignoring the physical structure of the circuit. Further, structural information about the processor is, in general, unknown by users. In a functional level, a processor is seen as a system made up of functional blocks, whose description can be obtained from the user's manual. Each block is characterized by its function, as arithmetic and logic unit, registers, memory, etc... Testing the processor consists of exercising every block with specified test patterns. The use of the transputer processor in situations where reliability is needed depends on the use of on-line detection techniques. In this work, a functional test procedure for the transputer is proposed. The functional test here proposed intends to allow on-line fault detection, in a context of periodical application, with low degradation in global system performance. Hypotheses and procedures related to the fabrication process are not concerned. In order to make possible the use of conventional test techniques, the IMS T800 transputer is partitioned in functional blocks and a test model, based on the architecture of this component, is proposed. This model is supported by the similarity of this processor with a microprocessor system. Then each functional block may be tested in separate; for the blocks that have conventional microprocessor architecture (as part of the CPU and the FPU), the method proposed by Robach and Saucier [ROB80] is used. According to this functional test method, processor instructions are modeled by means of graphs which are the basis to find a minimal instruction set. The execution of this set exercises all elements that belong to the respective functional block of the transputer. Therefore, it is not a straight application of that methodology due to particular characteristics of the transputer, specially concerning the parallelism of operation and its internal blocks structure. Concerning on-line tests, the use of a reduced instruction set allows a fast test realization, reducing the overhead over system performance. For the remainder blocks, specific test procedures are built according to their features. The frequency of execution is adjustable to each block. Depending on the application constraints, some procedures may be omitted, reducing the overhead produced by the test procedure over the system performance. The validation of the test procedure may be done by means of: fault injection, to verify the faults coverage parameters; and performance evaluation, to identify degradation level caused by the inclusion of test procedure in a generic system. Although this work has been developed with basis in the structure of the T-NODE machine [TEL91] and the global test approach described in [NUN93b], it can be used in other transputer systems whose application parameters are similar to those here used.

Esta dissertação tem por finalidade apresentar uma metodologia de injeção de falhas baseada em emulação de processadores. Os efeitos causados pela radiação em processadores, operando no espaço ou em altitudes elevadas, têm sido estudados na literatura para o desenvolvimento de mecanismos de tolerância a falhas. Com a crescente popularidade do uso de processadores comerciais, (COTS – do inglês, Commercial Off-The-Shelf), em aplicações críticas, uma série de preocupações tem surgido devido a falta de confiabilidade apresentada por estes sistemas. Sendo desprovidos de mecanismos de tolerância para melhor robustez em ambientes espaciais, estes dispositivos comerciais são mais suscetíveis aos efeitos da radiação. Neste contexto, técnicas de tolerância a falhas baseadas em software vêm sendo estudadas a fim de aumentar a confiabilidade desta abordagem. Para a devida validação de tais mecanismos de tolerância, o uso de técnicas de injeção de falhas é aplicável. Estas técnicas de injeção de falhas possuem uma série de limitações que podem inviabilizar a sua aplicabilidade, dependendo da abordagem utilizada. Fatores como custo, indisponibilidade da descrição de hardware – utilizada em técnicas de injeção de falhas por simulação ou emulação em FPGA (Field Programmable Gate Array), e o longo tempo necessário para execução dos experimentos, são alguns exemplos de limitações das técnicas disponíveis. Com base nisso, a metodologia de injeção de falhas alternativa apresentada neste trabalho, visa reduzir as limitações presentes nas mais diversas técnicas. Baseada na utilização de tradução dinâmica de instruções, para acelerar o processo de execução de aplicações em emuladores, a metodologia apresenta um modelo de falhas para efeitos transientes e permanentes, aplicáveis neste cenário. Como método de classificação dos efeitos observados neste processo, um modelo presente na literatura foi utilizado. Para validação desta metodologia, um injetor de falhas baseado no emulador QEMU foi desenvolvido. Posteriormente, um estudo de caso com o injetor de falhas foi realizado para três estruturas de software distintas executando individualmente no processador MIPS 24kc, representando três níveis de complexidade distintos: sistema operacional Linux, sistema de tempo real, (RTEMS – do inglês, Real-Time Operating System), e uma aplicação dedicada. Cada sistema foi submetido a uma campanha de injeção de falhas transientes para emulação de efeitos singulares (SEU – do inglês, Single Event Upset). Como alvo de falhas, foram selecionados os registradores do processador e a memória de dados. Por fim, as análises obtidas através dos experimentos mostraram os diferentes efeitos observados para os três níveis de complexidade dos softwares executados. Além disso, se pôde avaliar o desempenho do injetor de falhas, disponibilizando ao final do trabalho uma ferramenta para o auxílio no desenvolvimento de técnicas de tolerância a falhas por software. / This dissertation aims to present a fault injection methodology based on microprocessor emulation. The effects caused by radiation in microprocessors, operating in space or at high altitudes, have been studied in the literature for the development of fault tolerance mechanisms. With the growing popularity of COTS (Commercial Off-The-Shelf) processors usage, in critical applications, a number of concerns have arisen due to the lack of reliability, presented in these systems. Due to the lack of fault tolerance mechanisms, these COTS devices are more susceptible to radiation effects. In this context, software-based fault tolerance techniques have been studied in the literature in order to increase the reliability of this approach. To validate such fault tolerance mechanisms, the use of fault injection techniques is applicable. These fault injection techniques have several limitations which can preclude their applicability, depending on of its design approach. Factor such as cost, unavailability of hardware description – used by fault injection techniques based on simulation or emulation with FPGA (Field Programmable Gate Array), and the long time demanded to execute experiments, are some examples of limitations in the available techniques. Based on this, the alternative fault injection methodology presented in this work aims to reduce these limitations. Based on the dynamic translation of instructions usage to accelerate the execution of application on emulators, the methodology presents a fault model for transient and permanent faults applicable in this scenario. As a classification method of the observed effects in this process, a model in the literature has been used. To validate this methodology, a fault injector based on the QEMU emulator was implemented. Later, a case study with the fault injector was performed for three software structures running at a time on a MIPS 24kc processor, representing three different levels of complexity: Linux operating system, RTEMS (Real-Time Operating System), and a dedicated application. Each system was submitted to a fault injection campaign emulating Single Event Upsets (SEUs). As fault targets it was selected the processor registers and the data memory. Finally, the analysis obtained with the experiments showed the different effects observed for the three levels of complexity. Besides that, the fault injector performance could be evaluated providing in the end a tool to help in the development of software-based fault injection techniques.