Cyber-physical systems are networked through IT infrastructure and susceptible to malware. Threats targeting process control are much more safety-critical than traditional computing systems since they jeopardize the integrity of physical infrastructure. Existing defence mechanisms address security at the network nodes but do not protect the physical infrastructure if network integrity is compromised. An interface guardian architecture is implemented on cyber-physical control leaf nodes to maintain process integrity by enforcing high-level safety and stability policies. Preemptive detection schemes are implemented to monitor process behavior and anticipate malicious activity before process safety and stability are compromised. Autonomic properties are employed to automatically protect process integrity by initiating switch-over to a verified backup controller. Subsystems adhere to strict trust requirements safeguarding them from adversarial intrusion. The preemptive detection schemes, switch-over logic, backup controller, and process communication are all trusted components that are separated from the untrusted production controller. The proposed architecture is applied to a rotary inverted pendulum experiment and implemented on a Xilinx Zynq-7000 configurable SoC. The leaf node implementation is integrated into a cyber-physical control topology. Simulated attack scenarios show strengthened resilience to both network integrity and reconfiguration attacks. Threats attempting to disrupt process behavior are successfully thwarted by having a backup controller maintain process stability. The system ensures both safety and liveness properties even under adversarial conditions. / Master of Science

This work investigates communication issues in high-frequency power converters. A novel control communication network (Power Electronics System Network or PES Net) is proposed for modular, medium and high-power, converters. The network protocol, hardware and software are designed and implemented. The PES Net runs at 125 Mb/s over plastic optical fiber allowing converter switching frequencies in excess of 100 kHz. Communication control is implemented in a field programmable gate array device. A novel synchronization method applicable to ring networks is proposed. The effect of the communication delay on the power converter operation is studied. / Master of Science

Power electronics applications in high power are normally large, expensive, spatially distributed systems. These systems are typically complex and have multiple functions. Due to these properties, the control algorithm and its implementation are challenging, and a different approach is needed to avoid customized solutions to every application while still having reliable sensor measurements and converter communication and control. This thesis proposes a synchronous digital control architecture that allows for the communication and control of devices via a fiber optic communication ring using digital technology. The proposed control architecture is a multidisciplinary approach consisting of concepts from several areas of electrical engineering. A review of the state of the art is presented in Chapter 2 in the areas of power electronics, fieldbus control networks, and digital design. A universal controller is proposed as a solution to the hardware independent control of these converters. Chapter 3 discusses how the controller was specified, designed, implemented, and tested. The power level specific hardware is implemented in modules referred to as hardware managers. A design for a hardware manager was previously implemented and tested. Based on these results and experiences, an improved hardware manager is specified in Chapter 4. A fault tolerant communication protocol is specified in Chapter 5. This protocol is an improvement on a previous version of the protocol, adding benefits of improved synchronization, multimaster support, fault tolerant structure with support for hot-swapping, live insertion and removals, a variable ring structure, and a new network based clock concept for greater flexibility and control. Chapter 6 provides a system demonstration, verifying the components work in configurations involving combinations of controllers and hardware managers to form applications. Chapter 7 is the conclusion. VHDL code is included for the controller, the hardware manager, and the protocol. Schematics and manufacturing specifications are included for the controller. / Master of Science

Quand on veut évaluer ou manipuler une fonction mathématique f, il est fréquent de la remplacer par une approximation polynomiale p. On le fait, par exemple, pour implanter des fonctions élémentaires en machine, pour la quadrature ou la résolution d'équations différentielles ordinaires (ODE). De nombreuses méthodes numériques existent pour l'ensemble de ces questions et nous nous proposons de les aborder dans le cadre du calcul rigoureux, au sein duquel on exige des garanties sur la précision des résultats, tant pour l'erreur de méthode que l'erreur d'arrondi.Une approximation polynomiale rigoureuse (RPA) pour une fonction f définie sur un intervalle [a,b], est un couple (P, Delta) formé par un polynôme P et un intervalle Delta, tel que f(x)-P(x) appartienne à Delta pour tout x dans [a,b].Dans ce travail, nous analysons et introduisons plusieurs procédés de calcul de RPAs dans le cas de fonctions univariées. Nous analysons et raffinons une approche existante à base de développements de Taylor.Puis nous les remplaçons par des approximants plus fins, tels que les polynômes minimax, les séries tronquées de Chebyshev ou les interpolants de Chebyshev.Nous présentons aussi plusieurs applications: une relative à l'implantation de fonctions standard dans une bibliothèque mathématique (libm), une portant sur le calcul de développements tronqués en séries de Chebyshev de solutions d'ODE linéaires à coefficients polynômiaux et, enfin, un processus automatique d'évaluation de fonction à précision garantie sur une puce reconfigurable.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

Este trabalho descreve o desenvolvimento de um medidor de velocidade de vento aplicando técnicas da teoria de erros, como a correlação cruzada, bem como sensores de ultrassom. Ele pode ser utilizado em encanamentos, onde se busca obter a velocidade de fluídos, em estações climáticas, em aeroportos, no momento de se aplicar pesticidas assim como em fazendas eólicas, onde o conhecimento da velocidade do vento é necessário, dentre outras aplicações. O sistema desenvolvido é composto pela placa de desenvolvimento de0-nano, uma placa de circuito impresso (PCB) para aquisição de sinais e dois pares de sensores de ultrassom. A PCB também possui circuitos para excitação dos sensores de ultrassom bem como comunicação com o PC para armazenamento dos sinais amostrados. A teoria de erros foi discutida e os resultados do protótipo foram analisados utilizando métodos probabilísticos necessários para verificar a incerteza. Dentro da FPGA da placa de0-nano foi desenvolvido um sistema baseado no processador NIOS, o qual foi construído através da ferramenta QSYS. Além disso, blocos em VHDL foram desenvolvidos para interfaceamento do sistema com o PC. Um pequeno túnel de vento foi construído e um anemômetro de mão foi adquirido para validar o protótipo. Simulações foram realizadas no Microsoft Excel 2007 para comparar a correlação cruzada dada pelo protótipo e a teoria. É comum que DSPs e Microprocessadores estejam dentro de medidores de velocidade do vento, no entanto um sistema desenvolvido com FPGA aumenta a velocidade de processamento devido ao paralelismo. Blocos descritos em VHDL podem ser facilmente replicados dentro da FPGA e existe uma grande coleção de bibliotecas, literatura extensiva e exemplos de código para o NIOS. Com isso há um menor tempo de desenvolvimento de um protótipo/sistema e há facilidade de desenvolver um System on Chip (SoC) de sistemas baseados em FPGA, reduzindo os custos de um futuro produto comercial. / This work describes the development of one axis wind speed measurement equipment applying error theory techniques, as the cross correlation, and ultrasound sensors. It can be used in tubes, where fluid speed knowledge is needed, climate stations, airports, in the moment of applying pesticides and in wind farms, where wind speed knowledge is necessary. The built prototype is a connected set of a de0-nano development board, a signal acquisition printed circuit board and two pairs of ultrasound sensors. The PCB also has circuits for ultrasound sensors exciting and PC communications to store the sampled signals. The error theory was discussed and the prototype's results were developed using probabilistic methods needed to verify the uncertainty. Inside de0-nano board FPGA chip, a system based in NIOS processor was developed and built through QSYS tool. There are some blocks described in VHDL for PCB interfacing. A small wind tunnel was built and a hand anemometer was acquired to validate the proposed system. Simulations were done in Microsoft Excel 2007 to compare the cross correlation given by the prototype and the theory. It is common DSPs and microprocessors inside this type of equipments to measure wind speed, but a system developed with a FPGA increases the processing speed due to parallelism. Blocks described in VHDL can be easily replicated inside the FPGA and there is a large collection of libraries, extensive literature and code examples for NIOS. Thereby there are small system/prototype developing times and there is an easy development of a System on Chip (SOC) of FPGA based systems, reducing the costs for a future commercial product.

O ultrassom (US) é uma técnica bem consolidada que vem sendo amplamente utilizada para teste, caracterização e visualização de estruturas internas de materiais biológicos e não biológicos. Na Universidade Tecnológica Federal do Paraná, o grupo de pesquisa do US desenvolveu o sistema ULTRA-ORS que, apesar de adequado para pesquisa relacionada à excitação e recepção multicanal, possui tempo de computação muito elevado, devido a processamento em computador pessoal. Este trabalho apresenta a modelagem, implementação e validação de um sistema de processamento digital de sinais baseado em dispositivo FPGA (Field-Programmable Gate Array) de alto desempenho para reconstrução de imagens por US através da técnica beamforming. O software Simulink e a ferramenta DSP Builder foram empregados para simulação e transformação dos seguintes modelos em linguagem de descrição de hardware: filtro digital FIR (Finite Impulse Response), filtro de interpolação CIC (Cascaded Integrator-Comb), atraso variável, apodização, somatório coerente, decimação, demodulação com detecção de envoltória e compressão logarítmica. Após validação no Simulink, o projeto foi sintetizado para uma FPGA Stratix IV e implementado na placa Terasic DE4-230. A ferramenta SignalTap II do software Quartus II foi utilizada para aquisição dos sinais processados pela FPGA. Para avaliação gráfica e quantitativa da acurácia deste método, foram empregados dados brutos reais de US, adquiridos do ULTRA-ORS com frequência de amostragem de 40 MHz e resolução de 12 bits, e a função de custo da raiz quadrada do erro quadrático médio normalizado (NRMSE) em comparação com as mesmas funções implementadas através de scripts no Matlab. Como resultado principal do modelamento, além das respostas individuais de cada bloco implementado, são apresentadas as comparações entre as imagens reconstruídas pelo ULTRA-ORS e pelo processamento em FPGA para quatro janelas de apodização. A excelente concordância entre os resultados simulados e experimentais com valores de NRMSE inferiores à 6,2% e latência total de processamento de 0,83 µs corroboram a simplicidade, modularidade e efetividade do modelamento proposto para utilização em pesquisas sobre o processamento de sinais de US para reconstrução de imagens em tempo real. / Ultrasound (US) is a well-established technique that has been widely used for testing, characterizing and visualizing internal structures of biological and non-biological material. The US research group of the Federal University of Technology - Paraná developed the ULTRA-ORS system, which, although suitable for research related to multichannel excitation and reception, uses a large computing time, due to the personal computer processing. This research presents the modeling, implementation and validation of a digital processing system of signals based on a FPGA (Field-Programmable Gate Array) device of high performance for the reconstruction of images through US, using the beamforming technique. The software Simulink and the tool DSP Builder were used for simulation and transformation of the following models in hardware description language: digital filter FIR (Finite Impulse Response), CIC (Cascaded Integrator-Comb) Interpolation filter, variable delay, apodization, coherent summation, decimation, demodulation with envelope detection and logarithmic compression. After the Simulink validation, the design was synthesized for a Stratix IV FPGA and implemented on the Terasic DE4-230 board. The tool SignalTap II in the software Quartus II was used to acquire the processed signals from the FPGA. For the graphic and quantitative evaluation of the accuracy of this method, we used real raw US data, acquired from the ULTRA-ORS with sampling frequency of 40 MHz and 12-bit resolution, and the normalized root mean squared error (NRMSE) in comparison with the same functions implemented through scripts in Matlab. As a main result of the modeling, in addition to the individual responses of each implemented block, comparisons between the reconstructed images by ULTRA-ORS and FPGA processing for four apodization windows are presented. The excellent agreement between the simulated and experimental results with NRMSE values lower than 6.2% and total processing latency of 0.83 µs corroborates the simplicity, modularity and effectiveness of the proposed modeling for use in US signal processing research for real-time image reconstruction.

CAPES / Códigos corretores de erros estão presentes em quase todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são praticamente inevitáveis devido a ruído e interferências nos meios de comunicação e degradação dos meios de armazenamento. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. O projeto de pesquisa apresentado nesta tese, um chip dedicado para uma nova família de decodificadores baseados em conjuntos de informação, é parte de um amplo projeto que visa obter um decodificador com desempenho semelhante à decodificação de máxima verossimilhança (MLD), porém com hardware muito mais simples, demonstrando assim que o uso dessa técnica (decodificação por conjuntos de informação), até então proibitiva devido à complexidade do hardware, poderia tornar-se viável. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram na redução de Gauss-Jordan e no número de palavras-código candidatas, consideravelmente reduzidas em relação ao algoritmo original de Dorsch. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs, onde demonstrou-se o mesmo ser viável, mesmo para grandes códigos. O algoritmo foi implementado posteriormente em um chip dedicado (ASIC), utilizando tecnologia CMOS, a fim de completar a demonstração da viabilidade de sua implementação e uso efetivo. / Error-correcting codes are present in almost all modern data communications and data storage systems. Errors during these operations are practically inevitable because of noise and interference in communication channels and degradation of storage media. When topperformance is required, the corresponding algorithms (encoder and decoder) are implemented in hardware. The research project presented in this dissertation, a dedicated chip for a new family of decoders based on information sets, is part of a broad project targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, however with a much simpler hardware, thus demonstrating that the use of this technique (decoding based on information sets), previously prohibitive due to the complexity of the hardware, could now be feasible. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and in the number of candidate codewords, which was highly reduced with respect to original Dorsch algorithm. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families, where the viability was demonstrated. The algorithm was later implemented in a dedicated chip (ASIC) using CMOS technology in order to complete the demonstration of the feasibility of their implementation, and effective use.

Este trabalho descreve o desenvolvimento de um medidor de velocidade de vento aplicando técnicas da teoria de erros, como a correlação cruzada, bem como sensores de ultrassom. Ele pode ser utilizado em encanamentos, onde se busca obter a velocidade de fluídos, em estações climáticas, em aeroportos, no momento de se aplicar pesticidas assim como em fazendas eólicas, onde o conhecimento da velocidade do vento é necessário, dentre outras aplicações. O sistema desenvolvido é composto pela placa de desenvolvimento de0-nano, uma placa de circuito impresso (PCB) para aquisição de sinais e dois pares de sensores de ultrassom. A PCB também possui circuitos para excitação dos sensores de ultrassom bem como comunicação com o PC para armazenamento dos sinais amostrados. A teoria de erros foi discutida e os resultados do protótipo foram analisados utilizando métodos probabilísticos necessários para verificar a incerteza. Dentro da FPGA da placa de0-nano foi desenvolvido um sistema baseado no processador NIOS, o qual foi construído através da ferramenta QSYS. Além disso, blocos em VHDL foram desenvolvidos para interfaceamento do sistema com o PC. Um pequeno túnel de vento foi construído e um anemômetro de mão foi adquirido para validar o protótipo. Simulações foram realizadas no Microsoft Excel 2007 para comparar a correlação cruzada dada pelo protótipo e a teoria. É comum que DSPs e Microprocessadores estejam dentro de medidores de velocidade do vento, no entanto um sistema desenvolvido com FPGA aumenta a velocidade de processamento devido ao paralelismo. Blocos descritos em VHDL podem ser facilmente replicados dentro da FPGA e existe uma grande coleção de bibliotecas, literatura extensiva e exemplos de código para o NIOS. Com isso há um menor tempo de desenvolvimento de um protótipo/sistema e há facilidade de desenvolver um System on Chip (SoC) de sistemas baseados em FPGA, reduzindo os custos de um futuro produto comercial. / This work describes the development of one axis wind speed measurement equipment applying error theory techniques, as the cross correlation, and ultrasound sensors. It can be used in tubes, where fluid speed knowledge is needed, climate stations, airports, in the moment of applying pesticides and in wind farms, where wind speed knowledge is necessary. The built prototype is a connected set of a de0-nano development board, a signal acquisition printed circuit board and two pairs of ultrasound sensors. The PCB also has circuits for ultrasound sensors exciting and PC communications to store the sampled signals. The error theory was discussed and the prototype's results were developed using probabilistic methods needed to verify the uncertainty. Inside de0-nano board FPGA chip, a system based in NIOS processor was developed and built through QSYS tool. There are some blocks described in VHDL for PCB interfacing. A small wind tunnel was built and a hand anemometer was acquired to validate the proposed system. Simulations were done in Microsoft Excel 2007 to compare the cross correlation given by the prototype and the theory. It is common DSPs and microprocessors inside this type of equipments to measure wind speed, but a system developed with a FPGA increases the processing speed due to parallelism. Blocks described in VHDL can be easily replicated inside the FPGA and there is a large collection of libraries, extensive literature and code examples for NIOS. Thereby there are small system/prototype developing times and there is an easy development of a System on Chip (SOC) of FPGA based systems, reducing the costs for a future commercial product.

O ultrassom (US) é uma técnica bem consolidada que vem sendo amplamente utilizada para teste, caracterização e visualização de estruturas internas de materiais biológicos e não biológicos. Na Universidade Tecnológica Federal do Paraná, o grupo de pesquisa do US desenvolveu o sistema ULTRA-ORS que, apesar de adequado para pesquisa relacionada à excitação e recepção multicanal, possui tempo de computação muito elevado, devido a processamento em computador pessoal. Este trabalho apresenta a modelagem, implementação e validação de um sistema de processamento digital de sinais baseado em dispositivo FPGA (Field-Programmable Gate Array) de alto desempenho para reconstrução de imagens por US através da técnica beamforming. O software Simulink e a ferramenta DSP Builder foram empregados para simulação e transformação dos seguintes modelos em linguagem de descrição de hardware: filtro digital FIR (Finite Impulse Response), filtro de interpolação CIC (Cascaded Integrator-Comb), atraso variável, apodização, somatório coerente, decimação, demodulação com detecção de envoltória e compressão logarítmica. Após validação no Simulink, o projeto foi sintetizado para uma FPGA Stratix IV e implementado na placa Terasic DE4-230. A ferramenta SignalTap II do software Quartus II foi utilizada para aquisição dos sinais processados pela FPGA. Para avaliação gráfica e quantitativa da acurácia deste método, foram empregados dados brutos reais de US, adquiridos do ULTRA-ORS com frequência de amostragem de 40 MHz e resolução de 12 bits, e a função de custo da raiz quadrada do erro quadrático médio normalizado (NRMSE) em comparação com as mesmas funções implementadas através de scripts no Matlab. Como resultado principal do modelamento, além das respostas individuais de cada bloco implementado, são apresentadas as comparações entre as imagens reconstruídas pelo ULTRA-ORS e pelo processamento em FPGA para quatro janelas de apodização. A excelente concordância entre os resultados simulados e experimentais com valores de NRMSE inferiores à 6,2% e latência total de processamento de 0,83 µs corroboram a simplicidade, modularidade e efetividade do modelamento proposto para utilização em pesquisas sobre o processamento de sinais de US para reconstrução de imagens em tempo real. / Ultrasound (US) is a well-established technique that has been widely used for testing, characterizing and visualizing internal structures of biological and non-biological material. The US research group of the Federal University of Technology - Paraná developed the ULTRA-ORS system, which, although suitable for research related to multichannel excitation and reception, uses a large computing time, due to the personal computer processing. This research presents the modeling, implementation and validation of a digital processing system of signals based on a FPGA (Field-Programmable Gate Array) device of high performance for the reconstruction of images through US, using the beamforming technique. The software Simulink and the tool DSP Builder were used for simulation and transformation of the following models in hardware description language: digital filter FIR (Finite Impulse Response), CIC (Cascaded Integrator-Comb) Interpolation filter, variable delay, apodization, coherent summation, decimation, demodulation with envelope detection and logarithmic compression. After the Simulink validation, the design was synthesized for a Stratix IV FPGA and implemented on the Terasic DE4-230 board. The tool SignalTap II in the software Quartus II was used to acquire the processed signals from the FPGA. For the graphic and quantitative evaluation of the accuracy of this method, we used real raw US data, acquired from the ULTRA-ORS with sampling frequency of 40 MHz and 12-bit resolution, and the normalized root mean squared error (NRMSE) in comparison with the same functions implemented through scripts in Matlab. As a main result of the modeling, in addition to the individual responses of each implemented block, comparisons between the reconstructed images by ULTRA-ORS and FPGA processing for four apodization windows are presented. The excellent agreement between the simulated and experimental results with NRMSE values lower than 6.2% and total processing latency of 0.83 µs corroborates the simplicity, modularity and effectiveness of the proposed modeling for use in US signal processing research for real-time image reconstruction.