Les mémoires flash non volatiles - utilisées dans les ordinateurs, téléphones portables ou clés USB - peuvent être constituées de nanocristaux semiconducteurs (SC) insérées dans une matrice isolante. Elles nécessitent l'élaboration d'hétérostructures de type "oxyde/SC/oxyde/Si(00l)" et la maîtrise de chaque interface. Dans ce cadre, nous avons étudié les mécanismes de croissance initiale du Si et du Ge (SC) sur des substrats d'oxyde cristallins LaA1O3(001) à forte permittivité (high-k). Les propriétés chimiques et structurales ont été déterminées in-situ par photoémission X (XPS et XPD) et par diffraction d'électrons (RHEED et LEED) puis ex-situ par microscopies en champ proche (AFM) et en transmission (HRTEM). Le substrat LaAlO3(001) propre présente une reconstruction de surface c(2x2) attribuée à des lacunes d'O en surface. Les croissances de Si et Ge ont été réalisées par épitaxie par jet moléculaire (MBE), soit à température ambiante suivies de recuits, soit à haute température. L'épitaxie requiert des températures de dépôt supérieures à 550°C. Le mode de croissance est de type Volmer Weber caractérisé par la formation d'îlots cristallins de dimensions nanométriques et de forte densité. Ces îlots sont relaxés et présentent une interface abrupte avec le substrat. Quant aux îlots de Ge, ils ont majoritairement des orientations aléatoires avec néanmoins une relation d'épitaxie privilégiée, la même que celle du Si. / Non-volatile flash memory used in computers, mobile phones and USB-keys can be made up of nanocrystals (SC) inserted in an insulating matrix. It requires development of "Oxide/SC/oxide/Si (001)" type hetero-structures and the control of each interface. Within this framework, we studied the initial growth mechanisms of Si and Ge (SC) on LaA1O3(001) crystal oxide substrates with high permittivity (high-k). Chemical and structural properties have been studied in-situ by X-Ray photoemission (XPS and XPD) and electron diffraction (RHEED and LEED) technics and ex­ situ by atomic force microscopy (AFM) and high resolution tunneling electron microscopy (HRTEM). Clean LaA1O3(001) substrate contains a c(2x2) surface reconstruction which attributed to gaps of oxygen (O) on the surface. Si and Ge have been deposited by molecular bearn epitaxy (MBE), at room temperature followed by series of annealings at high temperatures. Epitaxy requires temperature more than 550°C for the deposition. Volmer Weber growth mode was characterized by the formation of nanometric densely packed islands. These islands are relaxed and have an abrupt interface with the substrate. Islands of Ge have mostly random orientations with nevertheless epitaxy privileged relationship, same as that of the Si.

Le stockage de l’énergie reste une problématique majeure pour le développement d’objets embarqués (Internet of Things) à faible facteur de forme. En effet, pour le stockage et la restitution d’énergie électrique, les dispositifs les plus couramment utilisés sont les batteries, les supercondensateurs et les condensateurs électrochimiques ou céramiques. Toutefois, le contexte de la miniaturisation nécessite de fabriquer des systèmes de stockage à forte densité d’intégration, compatibles avec des techniques d’intégration de type SIP (System in Package) et ultimement SoC (System on Chip). Or, les technologies connues dans l’art antérieur produisent des composants à forte épaisseur, via des filières technologiques exotiques, incompatibles avec une co-intégration directe sur des composants silicium. Pour répondre à ces exigences, nous proposons une nouvelle approche pour l’intégration de condensateurs de très faible épaisseur sur silicium. Ces condensateurs présentent une meilleure fiabilité et de meilleures performances en linéarité que les condensateurs céramiques et peuvent stocker une densité énergétique proche de celle d’un condensateur électrochimique.Cette thèse est axée sur la conception, le développement, la réalisation, la caractérisation électrique et fiabilité de capacités MIM (Métal/Isolant/Métal) à forte densité d’intégration et présentant une forte densité énergétique. Ces condensateurs sont modelés dans une nanostructure poreuse ordonnée et développée par un procédé électrochimique. Cette nanostructure 3D permet de décupler la surface spécifique développée, par rapport à une structure planaire simple ou une microstructure 3D telle qu’actuellement exploitée par la société IPDIA. Ce nanocomposant MIM comportant un isolant à base d’alumine, déposé par ALD (Atomic Layer Deposition) d’une épaisseur variant entre 15nm et 21nm. Pour cette gamme d’épaisseur, une densité de capacité de l’ordre de 200nF/mm² à 300nF/mm² est obtenue sur une simple structure MIM, avec un champ de claquage de l’ordre de 7MV/cm et une densité d’énergie volumique maximale de 1.3mWh/cm3. Cette dernière valeur est supérieure d’une décade aux technologies actuellement exploitées par la société IPDIA. Une attention particulière a été apportée à la réduction des parasites de la structure, et lui permettant ainsi de répondre à des transitions rapide en courant. Pour cela, la résistance série de ces structures a été optimisée par l’amélioration du contact entre les nanostructures MIM et les électrodes externes. La stabilité de la capacité MIM en température et en tension est comparable aux performances des technologies de référence IPDIA (respectivement avec un coefficient thermique de 193ppm/°C et un coefficient de tension de 489 ppm/V2), lesquelles sont basées sur une structure composite de type ONO (multicouche oxyde-nitrure). Elle est par ailleurs meilleure que celle observée pour les condensateurs céramiques multicouches disponibles sur le marché. Notre capacité présente également, une excellente robustesse en température et a été utilisée jusqu’à 375°C. Les performances démontrées sur les prototypes réalisés au cours de ce travail, permettent d’envisager un vaste domaine d’applications, incluant des applications de stockage, de filtrage de rails d’alimentation, de mise en forme de signaux analogiques et de puissance. Le niveau de maturité atteint sur les premiers démonstrateurs permet d’envisager un transfert industriel dans les mois à venir. / The energy storage components remain one of the limiting features for scaling of the Internet of Things objects. Indeed, the storage devices nowadays available as batteries, supercapacitors and electrochemical or ceramic capacitors are still quite bulky and remain incompatible with reduced aspect ratio, while roadmap toward miniaturization requires concept with high integration density compatible with integration techniques like SiP ((System in Package) and on longer term SoC (System on Chip). However, technologies known from the prior art, produce components with too large thickness, inflexible shape (mostly circular or rectangular), through exotic technologies that are incompatible with direct co-integration on silicon components. To overcome those limitations, we have proposed a novel approach for the integration of very low thickness capacitors. Those capacitors have better reliability and stability performances than ceramic capacitors and are able to store energy density approaching electrochemical capacitor.This thesis is focused on the development of the capacitive structure, the processing steps, its electrical and reliability characterization and finally the electrical optimization of MIM (Metal/Isolator/Metal) capacitors. Those capacitive structures are based on a porous and self-arranged nano-template obtained by an electrochemical process. Those nanostructures allow to increase the specific surface density with respect to conventional planar or microstructures that are currently exploited by IPDIA. The MIM structure consists of alumina dielectric, deposited by ALD (Atomic Layer Deposition) with a thickness between 15nm and 21nm. For this thickness, capacitance density is obtained in the range of 200nF/mm² and 300nF/mm² for a simple MIM nanostructure, with a breakdown field about 7 MV/cm and a maximum volumetric energy density of about 1.3mWh/cm3. This last value corresponds to a decade higher with respect to current IPDIA technologies. A specific optimization has been conducted to reduce structure parasitic, and thus enable faster current transition on switching events. For that, a technic to reduce the serial resistance between the MIM nanostructure and the external electrodes has been investigated. The temperature and voltage linearity of this MIM capacitor is on par with actual IPDIA reference technologies (respectively thermal coefficient of 193ppm/°C and quadratic voltage coefficient of 489 ppm/V²), which are based on an ONO composite dielectric (multi-layer nitride oxide). This performance is outperforming the Multi-Layer Ceramic Capacitors that are currently used for equivalent application. Furthermore, demonstration of operation up to 375°C has been demonstrated for this structure. With these capacitors it is envisioned to address a large span of applications, ranging from energy storage, to filtering of power rails, or analogic and power signal conditioning. The maturity obtained on demonstrators allows to envisage an industrial transfer in the coming months.

Depuis la fin des années 2000 les capteurs d’images CMOS éclairés par la face arrière (Back-Side-Illuminated) prennent le pas sur les capteurs traditionnels éclairés par la face avant (Front-Side-Illuminated). Cette technologie présente l’avantage de simplifier le chemin optique jusqu’à la photodiode et permet notamment d’accroitre le rendement quantique. Dans le même temps à l’instar des technologies CMOS ce changement permet de réduire la dimension des pixels dans le plan. Ce changement entraine cependant l’apparition d’une nouvelle interface sur la face arrière des pixels qu’il faut maitriser car elle peut être une source de courant d’obscurité, phénomène qu’il faut réduire pour obtenir des capteurs performants. Pour limiter ce phénomène, il faut limiter l’émission d’électrons parasites par les défauts d’interface que l’on cherche à passiver. Deux moyens existent, la passivation chimique qui consiste à réduire la densité de défauts à l’interface et la passivation par effet de champ qui consiste à introduire des charges dans la couche de passivation. Pour ce faire, ce travail de thèse s’inscrit dans le développement d’un empilement SiO2 / HfO2 ou Al2O3 / Ta2O5 dont les oxydes métalliques sont déposés par ALD et PEALD. Les objectifs de ces travaux sont de comprendre l’origine et la nature des défauts dans les oxydes métalliques afin d’améliorer les propriétés de passivation de l’empilement. La nature des couches utilisées, les paramètres de dépôt ainsi que l’impact du recuit sont étudiés en détail à partir de la technique de mesures COCOS permettant d’extraire la densité de défauts d’interface et la charge totale de l’empilement. D’autres techniques de caractérisation physico-chimique complémentaires telles que les mesures infrarouges sont utilisées et permettent d’identifier les modifications chimiques de l’empilement. / Since the late 2000s back-side-illuminated CMOS image sensors have taken precedence over traditional Front-Side Illuminated sensors. This technology has the advantage of simplifying the optical path to the photodiode and particularly increases the quantum efficiency. At the same time, like CMOS technologies, this change allows the reduction of the size of the pixels in the plane. However, this change causes the appearance of a new interface on the back side of the pixels. The presence of an additional interface implies a new source of dark current that must be reduced to the maximum to maintain high performance. This interface has to be passivated to minimize the generation of parasitic electrons. Two means exist, the chemical passivation which consists of reducing the density of defects at the interface and the field effect passivation which consist of introducing charges into the passivation layer. To do this, this thesis work is part of the development of a SiO2 / HfO2 or Al2O3 / Ta2O5 stack whose metal oxides are deposited by ALD and PEALD. The purpose of this work is to understand the origin and the nature of defects in metal oxides in order to improve the passivation properties of the stack. The nature of the layers used, the deposition parameters and the impact of the annealing are studied in detail from the COCOS measurement technique making it possible to extract the density of interface defects and the total charge of the stack. Other complementary physicochemical characterization techniques such as infrared measurements have been used to identify chemical changes in the stack.

Charge trapping dynamics in Si/SiO2/Hf(1-x)SixO2 and III-V film stack systems are characterized using spectroscopic ellipsometry (SE) and second harmonic generation (SHG). For the first time, discrete absorption features within the bandgap of the SiO2 interfacial layer are identified using SE, and their relation to both intrinsic and process-induced defects is proposed. Sensitivity of the absorption features to process conditions is demonstrated and evidence that these defects contribute to Vfb roll-off is presented. Defects in the Hf(1-x)SixO2 films are probed with fs laser-induced internal multi-photon photo-excitation (IMPE) and time dependent electrostatic field induced second harmonic (TD-EFISH) generation. For the as deposited HfO2 films, a unique TD-EFISH response is identified and explained by resonant two photon ionization of a specific point defect and subsequent tunneling of the photoelectrons to the Si substrate. Charge trapping kinetics for all Hf(1-x)SixO2 films are investigated. Two characteristic trap cross sections are identified and found to be insensitive to dielectric film and process conditions, and associated with a surface “harpooning” mechanism. EFISH from non-centrosymmetric III-V media, including GaAs and In0.53Ga0.47As, is also studied. The anisotropic and time dependent SHG response from different chemically treated In0.53Ga0.47As surfaces is clearly distinguishable and associated with a process-induced change in the surface depletion field. / text

La méthode de dépôt séquentiel par voie humide est une méthode adéquate pour obtenir des films denses et de bonne qualité aussi bien pour des applications aux diélectriques que pour des composés hybrides. En utilisant un automate programmable dans une atmosphère contrôlée d'azote, un échantillon de silicium est alternativement trempé dans des solutions diluées d'alkoxydes, d'acide phosphorique et d'eau (hydrolyse). Chaque séquence est suivie d'un rinçage à l'éthanol afin de greffer seulement une monocouche et dans de l'eau afin d'activer le substrat pour le cycle suivant. Un meilleur control de la densité des films par rapport au dépôt sol-gel classique est obtenue en travaillant avec des solutions très diluées (< 10-3 mol / L) et des vitesses de retrait lentes ! (< 2 cm/min). Des films de phosphate de titane (ou zirconium) bidimensionnels, des dépôts alternés de couches d'oxydes (ZrO2)n et des couches de phosphate de lanthane dopées par de l'europium (Eu3+) ont été élaborés sur du silicium grâce à cette méthode.

As technologies continue advancing, semiconductor devices with dimensions in nanometers have entered all spheres of human life. This research deals with both the statistical aspect of reliability and some electrical aspect of reliability characterization. As an example of nano devices, TaO_x-based high k dielectric thin &#64257;lms are studied on the failure mode identi&#64257;cation, accelerated life testing, lifetime projection, and failure rate estimation. Experiment and analysis on dielectric relaxation and transient current show that the relaxation current of high k dielectrics is distinctive to the trapping/detrapping current of SiO₂; high k &#64257;lms have a lower leakage current but a higher relaxation current than SiO₂. Based on the connection between polarization-relaxation and &#64257;lm integrity demonstrated in ramped voltage stress tests, a new method of breakdown detection is proposed. It monitors relaxation during the test, and uses the disappearing of relaxation current as the signal of a breakdown event. This research develops a Bayesian approach which is suitable to reliability estimation and prediction of current and future generations of nano devices. It combines the Weibull lifetime distribution with the empirical acceleration relationship, and put the model parameters into a hierarchical Bayesian structure. The value of the Bayesian approach lies in that it can fully utilize available information in modeling uncertainty and provide cogent prediction with limited resources in a reasonable period of time. Markov chain Monte Carlo simulation is used for posterior inference of the reliability projection and for sensitivity analysis over a variety of vague priors. Time-to-breakdown data collected in the accelerated life tests also are modeled with a bathtub failure rate curve. The decreasing failure rate is estimated with a non-parametric Bayesian approach, and the constant failure rate is estimated with a regular parametric Bayesian approach. This method can provide a fast and reliable estimation of failure rate for burn-in optimization when only a small sample of data is available.

Zugl.: Chemnitz, Techn. Univ., Diss., 2009

This thesis is on the study of the characterization of interfaces and surfaces of high-k stacks for the future microelectronics. The changes of the high-k stacks during thermal processing and its mechanism have been experimentally investigated by high-resolution Rutherford Backscattering Spectrometry (HRBS) in combination with isotope tracing. The experimental results are consistent with the theoretical prediction that the silicon will be emitted outward to release the stress which is induced by the interface Si oxidation. Then, we studied the potential method, oxygen-gettering by Ti overlayer, for controlling the interface SiO2 thickness. Furthermore, we proposed a Time-Of-Flight (TOF) detector system for application on crystallographic analysis. TOF-RBS system is capable to analyze the sample’s crystallographic and chemical information even at the near surface of the sample, which is strongly required by the future microelectronics industry. In this chapter, brief introduction to the high-k stacks and the outline of this thesis are described. / Kyoto University (京都大学) / 0048 / 新制・課程博士 / 博士(工学) / 甲第13814号 / 工博第2918号 / 新制||工||1431(附属図書館) / 26030 / UT51-2008-C730 / 京都大学大学院工学研究科マイクロエンジニアリング専攻 / (主査)教授 木村 健二, 教授 斧 髙一, 教授 立花 明知 / 学位規則第4条第1項該当

High electron mobility transistors (HEMTs) have long been studied for high frequency and high-power application. Among widely known high electron mobility transistors, AlGaN/GaN HEMTs are having the upper hand due to high electron mobility of the GaN channel. Over the times, issues like current collapse, gate leakage, self-heating and gate lag have questioned the performance and reliability of these devices. In the recent years, engineers have come up with newer architectures to address some of these issues. Inserting a high-k dielectric oxide layer in the gate stack proved to be an effective solution to mitigate gate leakage, reduce interfacial traps and improve optimal working conditions. This work aims to study the reliability aspect of these so-called metal-oxide-semiconductor high electron mobility transistors (MOS-HEMT) specifically, HfO2 and HfZrO2 MOS-HEMTs. It was found through numerical simulations that though HfO2 and HfZrO2 dielectrics were able to mitigate gate leakage current, they tend to accumulate more heat in the channel region with respect to the conventional silicon nitride (SiN) passivated counterparts. Moreover, few asymmetric structures were proposed where silicon nitride was placed in the dielectric layer along with HfO2/HfZrO2. In this study it was found that these asymmetric structures showed superior thermal performance while showing near-zero gate leakage current.

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