Cette recherche doctorale s'intéresse à la culture matérielle maritime et plus particulièrement à un mobilier de bord, à usage individuel et collectif, dont les modalités d’acquisition restent très généralement marginales. Pour cela, la céramique, produite entre le XVe et le XVIIIe siècle provenant de dépotoir portuaire et d'épave répartis majoritairement sur le littoral nord-méditerranéen français, constitue notre support d’analyse. Considérée comme un artéfact majeur des contextes archéologiques, la céramique permet d'appréhender les échanges maritimes, la composition du vaisselier et une part de l'instrumentum de bord. L'approche diachronique de cette recherche donne lieu à une cartographie exhaustive de la répartition des épaves et des dépotoirs portuaires nord-méditerranéens afin de caractériser les aires de diffusion des céramiques rencontrées. Ces dernières, une fois analysées d’après une méthodologie adaptée aux problématiques de la recherche et confrontée aux sources écrites, nous fournissent de précieuses informations sur les relations et les usages en Méditerranée occidentale, selon les séquences chronologiques considérées et permettent de porter un autre regard sur des instants du quotidien des gens de mer. / Our doctoral research deals with maritime material culture and especially in onboard furniture, used in a personal and collective way, whose modalities of acquisitions are usually marginal. Our analysis support is composed of ceramics produced between the XVth and the XVIIIth century coming from harbour dumpsite and shipwreck generally located on the north mediterranean French coast. Think as one major archaeological artéfact, ceramic may help to understand maritime exchanges, dishes and one part of the onboard instrumentum. The diachronic approach of this research leads to a repartition map of harbour dumpsite and shipwreck in north Mediterranean French coast. Our study shed light on the areas of ceramics distribution. We analyzed ceramics according to an adapted issue methodology and confronted with written sources. The results gives us valuable information on relations and uses in western Mediterranean, according to the sample chronology considered and allow us to better understand the everyday life seafarers.

Les contrôleurs industriels font l’objet de changements de paramètres, de modifications, d’améliorations en permanence. Ils subissent les évolutions technologiques aussi bien matérielles que logicielles (librairies, système d’exploitation, loi de commande...). Malgré ces contraintes, ces contrôleurs doivent obligatoirement assurer toutes les fonctionnalités recouvrant le séquentiel, les protections, l’interface homme machine et la stabilité du système à contrôler. Ces fonctionnalités doivent être couvertes pour une large gamme d’applications. Chaque modification (matérielle ou logicielle) quoique mineure est risquée. Le debogage, l’analyse et la programmation sur site sont énormément coûteux surtout pour des sites de type offshore ou marine. Les conditions de travail sont difficiles et les tests sont réduits au strict minimum. Cette thèse propose deux niveaux de validation en plateforme d’expérimentation : un niveau de validation algorithmique que l’on appelle Validation par Interface Logicielle (VIL) traitée au chapitre 2 ; un niveau de validation physique que l’on appelle Validation par Interface Matérielle (VIM) traitée au chapitre 3. La VIL valide uniquement l’aspect algorithme, la loi de commande et la conformité des références au niveau calcul sans prendre en compte les signaux de commande physiques et les signaux de retour gérés par l’Unité de Gestion des Entrées/Sorties (UGES). Un exemple de validation d’un contrôleur industriel d’un ensemble convertisseur trois niveaux et machine asynchrone est traité dans le deuxième chapitre avec une modélisation particulièrement adaptée à la VIL. Le dernier chapitre traite la VIM sur différentes bases matérielles (Field Programmable Gate Array (FPGA), processeurs). Cette validation prend en compte l’aspect algorithme et les signaux de commande physique ainsi que les signaux de retour. On y présente plusieurs approches de modélisation, choisies selon la base matérielle d’implémentation du simulateur temps réel. Ces travaux ont contribué aujourd’hui à au processus de validation des contrôleurs dédiés aux applications Oil and Gaz et Marine de General Electric - Power Conversion © (GE-PC) / Industrial controllers are always subjected to parameters change, modifications and permanent improvements. They have to follow off-the-shelf technologies as well as hardware than software (libraries, operating system, control regulations ...). Apart from these primary necessities, additional aspects concerning the system operation that includes sequential, protections, human machine interface and system stability have to be implemented and interfaced correctly. In addition, these functions should be generically structured to be used in common for wide range of applications. All modifications (hardware or software) even slight ones are risky. In the absence of a prior validation system, these modifications are potentially a source of system instability or damage. On-site debugging and modification are not only extremely expensive but can be highly risky, cumulate expenditure and reduce productivity. This concerns all major industrial applications, Oil & Gas installations and Marine applications. Working conditions are difficult and the amount of tests that can be done is strictly limited to the mandatory ones. This thesis proposes two levels of industrial controller validation which can be done in experimental test platform : an algorithm validation level called Software In the Loop (SIL) treated in the second chapter ; a physical hardware validation called Hardware In the Loop (HIL) treated in the third chapter. The SIL validates only the control algorithm, the control law and the computed references without taking into account neither the actual physical commands nor the physical input feedbacks managed by the Input/Output boards. SIL validation of the system where industrial asynchronous motor is fed and regulated by a three level Variable Speed Drive with a three level voltage source converter is treated in the second chapter with a particular modeling approach adapted to such validation. The last chapter presents the HIL validation with various hardware implementations (Field Programmable Gate Array (FPGA), processors). Such validation checks both the control algorithm and the actual physical Input/Output signals generated by the dedicated boards. Each time, the modeling approach is chosen according to the hardware implementation. Currently this work has contributed to the system validation used by General Electric - Power Conversion © (GE-PC) as part of their validation phase that is mandatory for Oil & Gas projects and Marine applications

Les injections de fautes laser induisent des fautes transitoires dans les circuits intégrés en générant localement des courants transitoires qui inversent temporairement les sorties des portes illuminées. L'injection de fautes laser peut être anticipée ou étudiée en utilisant des outils de simulation à différents niveaux d'abstraction: physique, électrique ou logique. Au niveau électrique, le modèle classique d'injection de fautes laser repose sur l'ajout de sources de courant aux différents nœuds sensibles des transistors MOS. Cependant, ce modèle ne prend pas en compte les grands composants de courant transitoire également induits entre le VDD et le GND des circuits intégrés conçus avec des technologies CMOS avancées. Ces courants de court-circuit provoquent un significatif IR drop qui contribue au processus d'injection de faute. Cette thèse décrit notre recherche sur l'évaluation de cette contribution. Il montre par des simulations et des expériences que lors de campagnes d'injection de fautes laser, le IR drop induite par laser est toujours présente lorsque l'on considère des circuits conçus dans des technologies submicroniques profondes. Il introduit un modèle de faute électrique amélioré prenant en compte le IR drop induite par laser. Il propose également une méthodologie qui utilise des outils CAD standard pour permettre l'utilisation du modèle électrique amélioré pour simuler des fautes induits par laser au niveau électrique dans des circuits à grande échelle. Sur la base de simulations et de résultats expérimentaux supplémentaires, nous avons constaté que, selon les caractéristiques de l'impulsion laser, le nombre de fautes injectées peut être sous-estimé par un facteur aussi grand que 3 si le IR drop induite par laser est ignorée. Cela pourrait conduire à des estimations incorrectes du seuil d'injection des fautes, ce qui est particulièrement pertinent pour la conception de techniques de contre-mesures pour les systèmes intégrés sécurisés. De plus, les résultats expérimentaux et de simulation montrent que même si l'injection de fautes laser est une technique d'injection de fautes très locale et précise, les IR drops induites ont un effet global se propageant à travers le réseau d'alimentation. Cela donne des preuves expérimentales que l'effet de l'illumination laser n'est pas aussi local que d'habitude. / Laser fault injections induce transient faults into ICs by locally generating transient currents that temporarily flip the outputs of the illuminated gates. Laser fault injection can be anticipated or studied by using simulation tools at different abstraction levels: physical, electrical or logical. At the electrical level, the classical laser-fault injection model is based on the addition of current sources to the various sensitive nodes of MOS transistors. However, this model does not take into account the large transient current components also induced between the VDD and GND of ICs designed with advanced CMOS technologies. These short-circuit currents provoke a significant IR drop that contribute to the fault injection process. This thesis describes our research on the assessment of this contribution. It shows by simulation and experiments that during laser fault injection campaigns, laser-induced IR drop is always present when considering circuits designed in deep submicron technologies. It introduces an enhanced electrical fault model taking the laser-induced IR-drop into account. It also proposes a methodology that uses standard CAD tools to allow the use of the enhanced electrical model to simulate laser-induced faults at the electrical level in large-scale circuits. On the basis of further simulations and experimental results, we found that, depending on the laser pulse characteristics, the number of injected faults may be underestimated by a factor as large as 3 if the laser-induced IR-drop is ignored. This could lead to incorrect estimations of the fault injection threshold, which is especially relevant to the design of countermeasure techniques for secure integrated systems. Furthermore, experimental and simulation results show that even though laser fault injection is a very local and accurate fault injection technique, the induced IR drops have a global effect spreading through the supply network. This gives experimental evidence that the effect of laser illumination is not as local as usually considered.

Appréhendée aussi comme un idéal, l’égalité se décline juridiquement à travers le principe de non- discrimination. Étudié par le prisme du droit européen, il se révèle être un exemple significatif des difficultés mais aussi des potentialités des relations entre les deux principaux espaces juridiques européens : le Conseil de l’Europe et l’Union européenne. La Cour européenne des droits de l’homme, le Comité européen des droits sociaux ainsi que la Cour de justice de l’Union européenne affichent une apparente homogénéité derrière laquelle se cachent des réalités différentes qui fragilisent le principe de non-discrimination et affaiblissent son rôle pourtant central dans le renforcement du droit européen des droits de l’homme. Ce principe doit ainsi être redéfini afin de retrouver une pleine efficacité en tenant compte du fait que son interprétation ne peut différer d’un espace européen à l’autre. Ce défi majeur conduit à analyser en quoi consiste précisément, pour l’Europe, le caractère axiologique du principe de non-discrimination. / Also perceived as an ideal, equality finds its legal incarnation in the non-discrimination principle. When examined through the European prism, it reveals its full meaning in terms of difficulties, but also of potential, for the relations between the two main European legal systems : the Council of Europe and the European Union. The European Court of Human Rights, the European Committee of Social Rights as well as the Court of Justice of the European Union, behind the apparent similarity displayed, harbour different realities, thus underming the non-discrimination principle and weakening its key role in the defence of European human rights law. In order to restore its full effectivness, this principle should be redefined, bearing in mind that its interpretation cannot change from one European legal system to another. This major challenge leads to the analysis of the exact implications, for Europe, of the cornerstone function played by the non-discrimination principle.

La sécurité et la cryptographie sont des éléments clés pour les dispositifs soumis à des contraintes comme l’IOT, Carte à Puce, Systèm Embarqué, etc. Leur implémentation matérielle constitue un défi en termes de limitation en ressources physiques, vitesse de fonctionnement, capacité de mémoire, etc. Dans ce contexte, comme la plupart des protocoles s’appuient sur la sécurité d’un bon générateur de nombres aléatoires, considéré comme un élément indispensable dans le noyau de sécurité. Par conséquent, le présent travail propose des nouveaux générateurs pseudo-aléatoires basés sur des itérations chaotiques, et conçus pour être déployés sur des supports matériels, à savoir sur du FPGA ou du ASIC. Ces implémentations matérielles peuvent être décrites comme des post-traitements sur des générateurs existants. Elles transforment donc une suite de nombres non-uniformes en une autre suite de nombres uniformes. La dépendance entre l’entrée et la sortie a été prouvée chaotique selon les définitions mathématiques du chaos fournies notamment par Devaney et Li-Yorke. Suite à cela, nous effectuant tout d’abord un état de l’art complet sur les mises en œuvre matérielles et physiques des générateurs de nombres pseudo-aléatoires (PRNG, pour pseudorandom number generators). Nous proposons ensuite de nouveaux générateurs à base d’itérations chaotiques (IC) qui seront testés sur notre plate-forme matérielle. L’idée de départ était de partir du n-cube (ou, de manière équivalente, de la négation vectorielle dans les IC), puis d’enlever un cycle Hamiltonien suffisamment équilibré pour produire de nouvelles fonctions à itérer, à laquelle s’ajoute une permutation en sortie. Les méthodes préconisées pour trouver de bonnes fonctions serons détaillées, et le tout sera implanté sur notre plate-forme FPGA. Les générateurs obtenus disposent généralement d’un meilleur profil statistique que leur entrée, tout en fonctionnant à une grande vitesse. Finalement, nous les implémenterons sur de nombreux supports matériels (65-nm ASIC circuit and Zynq FPGA platform). / Security and cryptography are key elements in constrained devices such as IoT, smart card, embedded system, etc. Their hardware implementations represent a challenge in terms of limitations in physical resources, operating speed, memory capacity, etc. In this context, as most protocols rely on the security of a good random number generator, considered an indispensable element in lightweight security core. Therefore, this work proposes new pseudo-random generators based on chaotic iterations, and designed to be deployed on hardware support, namely FPGA or ASIC. These hardware implementations can be described as post-processing on existing generators. They transform a sequence of numbers not uniform into another sequence of numbers uniform. The dependency between input and output has been proven chaotic, according notably to the mathematical definitions of chaos provided by Devaney and Li-Yorke. Following that, we firstly elaborate or develop out a complete state of the art of the material and physical implementations of pseudo-random number generators (PRNG, for pseudorandom number generators). We then propose new generators based on chaotic iterations (IC) which will be tested on our hardware platform. The initial idea was to start from the n-cube (or, in an equivalent way, the vectorial negation in CIs), then remove a Hamiltonian cycle balanced enough to produce new functions to be iterated, for which is added permutation on output . The methods recommended to find good functions, will be detailed, and the whole will be implemented on our FPGA platform. The resulting generators generally have a better statistical profiles than its inputs, while operating at a high speed. Finally, we will implement them on many hardware support (65-nm ASIC circuit and Zynq FPGA platform).

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La conception de circuits intégrés est aujourd'hui une tâche extrêmement complexe. Cela pousse les concepteurs à adopter une approche modulaire, où chaque bloc fonctionnel est décrit de manière indépendante. Ces blocs fonctionnels, appelés composants virtuels, sont vendus par leurs concepteurs à des intégrateurs système qui les utilisent dans des projets complexes. Cette division a pour conséquence une hausse inquiétante des cas de copie illégale des composants virtuels. Afin de lutter contre cette menace sur la propriété intellectuelle des concepteurs, l'objectif de cette thèse était de mettre au point un système complet d'activation à distance de composants virtuels, permettant au concepteur de savoir exactement combien de composants virtuels sont effectivement utilisés. Pour cela, les deux premières contributions de cette thèse portent sur la modification de la logique combinatoire d'un composant virtuel afin de le rendre activable. La première méthode permet de forcer les sorties à une valeur fixe de manière contrôlée. La seconde est une technique efficace de sélection de nœuds à altérer, encore une fois de manière contrôlée, afin de rendre le composant virtuel temporairement inutilisable. La troisième contribution de cette thèse est une méthode légère de correction d'erreurs à appliquer aux réponses issues des fonctions physiques non-clonables, qui constituent un identifiant intrinsèque des instances du composant virtuel. Réutilisant un protocole de correction d'erreurs issu de l'échange quantique de dés, cette méthode est beaucoup plus légère que les codes correcteurs d'erreurs classiquement utilisés pour cette application / Designing integrated circuits is now an extremely complex task. This is why designers adopt a modular approach, where each functional block is described independently. These functional blocks, called intellectual property (IP) cores, are sold by their designers to system integrators who use them in complex projects. This division led to the rise of cases of illegal copying of IP cores. In order to fight this threat against intellectual property of lP core designers, the objective of this PhD thesis was to develop a secure remote activation scheme for IP cores, allowing the designer to know exactly how many IP cores are currently used. To achieve this, the first two contributions of thesis thesis deal with the modification of combinational logic of an IP core to make it activable. The first method allows to controllably force the outputs to a fixed logic value. The second is an efficient technique to select the nodes to controllably alter, so that the IP core is temporarily unusable. The third contribution of this thesis is a lightweight method of error correction to use with PUF (Physical Undonable Functions) responses, which are an intrinsic identifier of instances of the lP core. Reusing an error-correction protocol used in quantum key ex.change, this method is much more lightweight than error-correcting

La robotique mobile est un domaine en plein essor. L'un des domaines de recherche consiste à permettre à un robot de cartographier son environnement tout en se localisant dans l'espace. Les techniques couramment employées de SLAM (Simultaneous Localization And Mapping) restent généralement coûteuses en termes de puissance de calcul. La tendance actuelle vers la miniaturisation des systèmes impose de restreindre les ressources embarquées. L'ensemble de ces constatations nous ont guidés vers l'intégration d'algorithmes de SLAM sur des architectures adéquates dédiées pour l’embarqué.Les premiers travaux ont consisté à définir une architecture permettant à un robot mobile de se localiser. Cette architecture doit respecter certaines contraintes, notamment celle du temps réel, des dimensions réduites et de la faible consommation énergétique.L’implantation optimisée d’un algorithme (EKF-SLAM), en utilisant au mieux les spécificités architecturales du système (capacités des processeurs, implantation multi-cœurs, calcul vectoriel ou parallélisation sur architecture hétérogène), a permis de démontrer la possibilité de concevoir des systèmes embarqués pour les applications SLAM dans un contexte d’adéquation algorithme architecture. Une seconde approche a été explorée ayant pour objectif la définition d’un système à base d’une architecture reconfigurable (à base de FPGA) permettant la conception d'une architecture fortement parallèle dédiée au SLAM. L'architecture définie a été évaluée en utilisant une méthodologie HIL (Hardware in the Loop).Les principaux algorithmes de SLAM sont conçus autour de la théorie des probabilités, ils ne garantissent en aucun cas les résultats de localisation. Un algorithme de SLAM basé sur la théorie ensembliste a été défini garantissant l'ensemble des résultats obtenus. Plusieurs améliorations algorithmiques sont ensuite proposées. Une comparaison avec les algorithmes probabilistes a mis en avant la robustesse de l’approche ensembliste.Ces travaux de thèse mettent en avant deux contributions principales. La première consiste à affirmer l'importance d'une conception algorithme-architecture pour résoudre la problématique du SLAM. La seconde est la définition d’une méthode ensembliste permettant de garantir les résultats de localisation et de cartographie. / Mobile robotics is a growing field. One important research area is Simultaneous Localization And Mapping (SLAM). Algorithms commonly used in SLAM are generally expensive in terms of computing power. The current trend towards miniaturization imposes to restrict the embedded processing units. All these observations lead us to integrate SLAM algorithms on dedicated architectures suitable for embedded systems.The first work was to define an architecture for a mobile robot to localize itself. This architecture must satisfy some constraints, including the real-time, small dimensions and low power consumption. The optimized implementation of a SLAM algorithm, using the best architectural characteristics of the system (capacity of processors, multi-core implementation, SIMD instructions or parallelization on heterogeneous architecture), has demonstrated the ability to design embedded systems for SLAM applications in the context of Hardware-Software codesign.A second approach has been explored with the aim of designing a system based on a reconfigurable architecture (FPGA-based) for a highly parallel architecture dedicated to SLAM. The defined architecture was evaluated using a HIL (Hardware in the Loop) methodology.The main SLAM algorithms use the probabilistic theories, they do not guarantee their localization results. A SLAM algorithm based on interval analysis is defined to guarantee the overall results. Several algorithmic improvements are then proposed. A comparison with probabilistic algorithms highlighted the robustness of the approach.This thesis put forward two main contributions. The first is to affirm the importance of the hardware software codesign to solve the problem of SLAM with real-time constraint. The second is the definition of a new algorithm to ensure the results of localization and mapping.

L’alinéa 1er de l’article 2 de l’AUA consacre l’aptitude des personnes morales de droit public à compromettre. À ce titre, elles peuvent être parties à l’arbitrage au même titre que les personnes privées. Aussi, l’alinéa 2 du même article exclut le recours au droit interne pour contester la validité de la convention d’arbitrage ou la capacité de compromettre. À partir d’une analyse téléologique de cet alinéa, il apparaît que le législateur OHADA exclut de l’arbitrage impliquant les personnes publiques l’exercice des prérogatives étatiques. Mais il apparaît que les personnes publiques continuent d’exercer de jure ou de facto certaines prérogatives dérogeant au Droit commun de l’arbitrage. Cela amène à penser que le législateur n’a pas réussi à concilier l’arbitrage avec les prérogatives exorbitantes des parties publiques. Il se pose alors la question de la conciliation de l’arbitrage avec le statut exorbitant des personnes publiques. Il résulte de l’analyse que les privilèges des personnes publiques sont manifestement irréconciliables avec les exigences de l’arbitrage. Les contradictions sont générées par l’insuffisance du cadre juridique avec des effets mettant à mal l’arbitrage. Mais il est possible de les concilier par une réduction encadrée des privilèges exorbitants des parties publiques. Il est question de l’aménagement d’un régime spécifique à l’arbitrage impliquant les personnes publiques fondé sur l’équilibre des pouvoirs des parties à l’arbitrage. À cette fin, il faut réorienter le fondement de l’arbitrage vers les valeurs du procès équitable. De fait, les personnes publiques peuvent contractuellement renoncer à leurs privilèges ou affecter un bien en garantie à l’exécution de la sentence arbitrale. / Paragraph 1 of Article 2 of the AAU enshrines the capacity of legal persons governed by public law to compromise. As such, they may be parties to arbitration on the same basis as private persons. Paragraph 2 of the same article thus excludes recourse to domestic law to challenge the validity of the arbitration agreement or the capacity to compromise. On the basis of a teleological analysis of this paragraph, it appears that the OHBLA legislator excludes from the arbitration involving public entities the exercise of State prerogatives. Two arguments support this interpretation. On the one hand, the objectives of legal and judicial security are incompatible with any derogation from the requirements of arbitration. On the other hand, the prerogatives of national public authorities are defined by national laws. By prohibiting recourse to domestic law, the legislature implicitly prohibits the opposition of derogatory privileges to the common law of arbitration.But it appears that public persons continue to exercise de jure or de facto certain prerogatives derogating from common arbitration. This suggests that the legislature has failed to reconcile arbitration with the exorbitant prerogatives of the public parties. The question then arises of the conciliation of arbitration with the status of parties to exorbitants under common law.It follows from the analysis that the legislature has ensured access to arbitration to public entities. But his indifference to the privileges they enjoyed made the system of public participation in arbitration an unfinished business. This regime is manifestly characterized by various contradictions. These are generated by the inadequate legal framework of subjective arbitrability of public persons. Thus, the effects of these contradictions make it possible to measure the extent of the inadequacy of privileges to the standards of arbitration. But it is possible to reconcile the requirements of arbitration with the specifics of public parts. The balance between the two institutions will have to be realized by a framed reduction of the exorbitant privileges of the public parts. To this end, the basis of arbitration must be revised: moving from the autonomy of the will to the values of a fair trial. Consequently, the privatization of these prerogatives can be envisaged by different contractual mechanisms.

L'amélioration constante de la résolution dynamique et temporelle des scanners et des méthodes de reconstruction en imagerie médicale, s'accompagne d'un besoin croissant en puissance de calcul. Les accélérations logicielles, algorithmiques et matérielles sont ainsi appelées à réduire le fossé technologique existant entre les systèmes d'acquisition et ceux de reconstruction.<br />Dans ce contexte, une architecture matérielle de rétroprojection 3D en Tomographie à Emission de Positons (TEP) est proposée. Afin de lever le verrou technologique constitué par la forte latence des mémoires externes de type SDRAM, la meilleure Adéquation Algorithme Architecture a été recherchée. Cette architecture a été implémentée sur un SoPC (System on Programmable Chip) et ses performances comparées à celles d'un PC, d'un serveur de calcul et d'une carte graphique. Associée à un module matériel de projection 3D, cette architecture permet de définir une paire matérielle de projection/rétroprojection et de constituer ainsi un système de reconstruction complet.