Les Réseaux de Neurones Convolutifs profonds (CNNs) ont connu un large succès au cours de la dernière décennie, devenant un standard de la vision par ordinateur. Ce succès s’est fait au détriment d’un large coût de calcul, où le déploiement des CNNs reste une tâche ardue surtout sous des contraintes de temps réel.Afin de rendre ce déploiement possible, la littérature exploite le parallélisme important de ces algorithmes, ce qui nécessite l’utilisation de plate-formes matérielles dédiées. Dans les environnements soumis à des contraintes de consommations énergétiques, tels que les nœuds des caméras intelligentes, les cœurs de traitement à base de FPGAs sont reconnus comme des solutions de choix pour accélérer les applications de vision par ordinateur. Ceci est d’autant plus vrai pour les CNNs, où les traitements se font naturellement sur un flot de données, rendant les architectures matérielles à base de FPGA d’autant plus pertinentes. Dans ce contexte, cette thèse aborde les problématiques liées à l’implémentation des CNNs sur FPGAs. En particulier, ces travaux visent à améliorer l’efficacité des implantations grâce à deux principales stratégies d’optimisation; la première explore le modèle et les paramètres des CNNs, tandis que la seconde se concentre sur les architectures matérielles adaptées au FPGA. / Deep Convolutional Neural Networks (CNNs) have become a de-facto standard in computer vision. This success came at the price of a high computational cost, making the implementation of CNNs, under real-time constraints, a challenging task.To address this challenge, the literature exploits the large amount of parallelism exhibited by these algorithms, motivating the use of dedicated hardware platforms. In power-constrained environments, such as smart camera nodes, FPGA-based processing cores are known to be adequate solutions in accelerating computer vision applications. This is especially true for CNN workloads, which have a streaming nature that suits well to reconfigurable hardware architectures.In this context, the following thesis addresses the problems of CNN mapping on FPGAs. In Particular, it aims at improving the efficiency of CNN implementations through two main optimization strategies; The first one focuses on the CNN model and parameters while the second one considers the hardware architecture and the fine-grain building blocks.

Cette thèse s'intéresse aux architectures contenant des FPGAs reconfigurables dynamiquement et partiellement. Dans ces architectures, la complexité et la difficulté de portage des applications sont principalement dues aux connections étroites entre la gestion de la reconfiguration et le calcul lui-même. Nous proposons 1) un nouveau niveau d'abstraction, appelé gestionnaire de composants matériels (HCM) et 2) un mécanisme de communication scalable (SCM), qui permettent une séparation claire entre l'allocation d'une fonction matérielle et la procédure de reconfiguration. Cela réduit l'impact de la gestion de la reconfiguration dynamique sur le code de l'application, ce qui simplifie grandement l'utilisation des plateformes FPGA. Les application utilisant le HCM et le SCM peuvent aussi être portées de manière transparentes à des systèmes multi-FPGA et/ou multi-utilisateurs. L'implémentation de cette couche HCM et du mécanisme SCM sur des plateformes réalistes de prototypage virtuel démontre leur capacité à faciliter la gestion du FPGA tout en préservant les performances d'une gestion manuelle, et en garantissant la protection des fonctions matérielles. L'implémentation du HCM et du mécanisme SCM ainsi que leur environnement de simulation sont open-source dans l'espoir d'une réutilisation par la communauté. / This thesis shows that in FPGA-based dynamic reconfigurable architectures, the complexity and low portability of application developments are mainly due to the tight connections between reconfiguration management and computation. By proposing 1) a new abstraction layer, called Hardware Component Manager (HCM) and 2) a Scalable Communication Mechanism (SCM), we clearly separate the allocation of a hardware function from the control of a reconfiguration procedure. This reduces the dynamic reconfiguration management impact on the application code, which greatly simplifies the use of FPGA platforms. Applications using the HCM and the SCM can also be transparently ported to multi-user and/or multi-FPGA systems. The implementation of this HCM layer and the SCM mechanism on realistic simulation platforms demonstrates their ability to ease the management of FPGA flexibility while preserving performance and ensuring hardware function protection. The HCM and SCM implementations and their simulation environment are open-source in the hope of reuse by the community.

Le sujet porte sur les bagues et les anneaux découverts dans les contextes archéologiques datés du Ve au IXe siècle, dans une zone géographique allant de la Loire aux Pyrénées, et de la façade atlantique à l’ouest du Rhône. La période chronologique, assez large, permet d’aborder la question de l’héritage antique du Ve siècle, particulièrement important dans des régions romanisées. Le IXe siècle correspond quant à lui à une forte diminution des dépôts funéraires qui constituent les principaux contextes de découverte des objets de parure. Les études portant sur les bagues et les anneaux ont jusqu’alors essentiellement consisté en l’élaboration d’une typochronologie, que ce soit pour la Gaule romaine ou pour les royaumes mérovingiens septentrionaux. Pour ce travail doctoral un catalogue a été élaboré, il comprend plus de 300 artefacts pour lesquels un classement a été proposé. La singularité de ce travail repose sur l’analyse des pratiques sociales menée à partir des artefacts du Sud-Ouest. En tant qu’objets précieux, le port des bagues et des anneaux reste l’apanage des élites ; elles constituent un marqueur important des identités sociales, de la mémoire familiale et des échanges économiques. Afin d’aborder pleinement cette thématique, l’étude est articulée en quatre parties. Les deux premières sont dévolues à la mise en place de la méthodologie, en portant une attention particulière à l’héritage historiographique dans laquelle l’étude se place. Les deux dernières parties sont consacrées à l’inscription de ces bijoux dans l’espace social du haut Moyen Âge. De leur fabrication à leur réception et à leur transmission, il s’agit de documenter les manipulations dont ils ont fait l’objet et qui leur ont conféré leur valeur, jusqu’à leur dépôt en sépulture. / The subject-matter is the finger ornaments discovered in archaeological contexts, dating from the 5th to the 9th century. The geographical area ranges from the Loire to the Pyrenees, and from the Atlantic coast to the west of the Rhône. The chronological period, which is quite broad, makes it possible to approach the question of the ancient heritage of the fifth century, which is particularly important in romanised regions. The 9th century corresponds to a sharp decrease in funeral deposits, which are the main contexts for the discovery of ornaments. Studies on rings have so far essentially consisted in the development of a typochronology, whether for Roman Gaul or for the northern Merovingian kingdoms. For this doctoral study a catalogue has been elaborated, it includes more than 300 artifacts for which a classification has been proposed. The uniqueness of this work is based on the analysis of social practices using artifacts from the Southwest. As precious objects, the wearing of rings remains the prerogative of the elite; they are an important marker of social identities, family memory and economic exchanges. In order to fully address this theme, the study is divided into four parts. The first two are devoted to the implementation of the methodology, paying particular attention to the historiographical heritage in which the study is placed. The last two parts are devoted to the inscription of these jewels in the social space of the early Middle Ages. From their manufacture to their reception and transmission, it is a question of documenting the manipulations to which they have been subjected and which have given them their value, up to their burial.

La fiabilité et la sécurité des réseaux de communication nécessitent des composants efficaces pour analyser finement le trafic de données. La diversification des services ainsi que l'augmentation des débits obligent les systèmes d'analyse à être plus performants pour gérer des débits de plusieurs centaines, voire milliers de Gigabits par seconde. Les solutions logicielles communément utilisées offrent une flexibilité et une accessibilité bienvenues pour les opérateurs du réseau mais ne suffisent plus pour répondre à ces fortes contraintes dans de nombreux cas critiques.Cette thèse étudie des solutions architecturales reposant sur des puces programmables de type Field-Programmable Gate Array (FPGA) qui allient puissance de calcul et flexibilité de traitement. Des cartes équipées de telles puces sont intégrées dans un flot de traitement commun logiciel/matériel afin de compenser les lacunes de chaque élément. Les composants du réseau développés avec cette approche innovante garantissent un traitement exhaustif des paquets circulant sur les liens physiques tout en conservant la flexibilité des solutions logicielles conventionnelles, ce qui est unique dans l'état de l'art.Cette approche est validée par la conception et l'implémentation d'une architecture de traitement de paquets flexible sur FPGA. Celle-ci peut traiter n'importe quel type de paquet au coût d'un faible surplus de consommation de ressources. Elle est de plus complètement paramétrable à partir du logiciel. La solution proposée permet ainsi un usage transparent de la puissance d'un accélérateur matériel par un ingénieur réseau sans nécessiter de compétence préalable en conception de circuits numériques. / The reliability and the security of communication networks require efficient components to finely analyze the traffic of data. Service diversification and through put increase force network operators to constantly improve analysis systems in order to handle through puts of hundreds,even thousands of Gigabits per second. Commonly used solutions are software oriented solutions that offer a flexibility and an accessibility welcome for network operators, but they can no more answer these strong constraints in many critical cases.This thesis studies architectural solutions based on programmable chips like Field-Programmable Gate Arrays (FPGAs) combining computation power and processing flexibility. Boards equipped with such chips are integrated into a common software/hardware processing flow in order to balance short comings of each element. Network components developed with this innovative approach ensure an exhaustive processing of packets transmitted on physical links while keeping the flexibility of usual software solutions, which was never encountered in the previous state of theart.This approach is validated by the design and the implementation of a flexible packet processing architecture on FPGA. It is able to process any packet type at the cost of slight resources over consumption. It is moreover fully customizable from the software part. With the proposed solution, network engineers can transparently use the processing power of an hardware accelerator without the need of prior knowledge in digital circuit design.

L’un des objectifs de la microélectronique est de concevoir et fabriquer des SoCs de petites tailles, à moindre coût et visant des marchés tel que l’internet des objets. À matériel fixe sur lequel l’on ne dispose d’aucune marge de manœuvre, l’un des challenges pour un développeur de logiciels embarqués est d’écrire son programme de manière à ce qu’à l’exécution, le logiciel développé puisse utiliser au mieux les capacités de ces SoCs. Cependant, ces programmes n’utilisent pas toujours correctement les capacités de traitement disponibles sur le SoC. L’estimation et l’optimisation de la performance du logiciel devient donc une activité cruciale. A l’exécution, ces programmes sont très souvent victimes de l’apparition de cycles de gel de processeur dus à l’absence de données en mémoire cache. Il existe plusieurs approches permettant d’éviter ces cycles de gel de processeur. Par l’exemple l’utilisation des options de compilation adéquates pour la génération du meilleur code exécutable possible. Cependant les compilateurs n’ont qu’une idée abstraite (sous forme de formules analytiques) de l’architecture du matériel sur lequel le logiciel s’exécutera. Une alternative est l’utilisation des processeurs « Out–Of–Order ». Mais ces processeurs sont très couteux en terme de coût de fabrication car nécessites une surface de silicium importante pour l’implantation de ces mécanismes. Dans cette thèse, nous proposons une méthode itérative basée sur les plateformes virtuelles précises au niveau du cycle qui permet d’identifier les instructions du programme à optimiser responsables à l’exécution, de l’apparition des cycles de gel de processeur dus à l’absence de données dans le cache L1. L’objectif est de fournir au développeur des indices sur les emplacements du code source de son programme en langage de haut niveau (C/C++ typiquement) qui sont responsables de ces gels. Pour chacune de ces instructions, nous fournissons leur contribution au rallongement du temps d’exécution totale du programme. Finalement nous estimons le gain potentiel maximal qu’il est possible d’obtenir si tous les cycles de gel identifiés sont évités en insérant manuellement dans le code source du programme à optimiser, des instructions de pré–chargement de données dirigé par le logiciel. / One of microelectronics purposes is to design and manufacture small-sized, low-cost SoCs targeting markets such as the Internet of Things. With fixed hardware on which there is no possible flexibility, one of the challenges for an embedded software developer is to write his program so that, at runtime, the software developed can make the best use of these SoC capabilities. However, these programs do not always properly use the available SoC processing capabilities. Software performance estimation and optimization is then a crucial activity. At runtime, these programs are very often victims of processor data stall cycles. There are several approaches to avoiding these processor data stall cycles. For example, using the appropriate compilation options to generate the best executable code. However, the compilers have only an abstract knowledge (as analytical formulas) of the hardware architecture on which the software will be executed. Another way of solving this issue is to use Out-Of- Order processors. But these processors are very expensive in terms of manufacturing cost because they require a large silicon surface for the implementation of the Out-Of-Order mechanism. In this thesis, we propose an iterative methodology based on cycle accurate virtual platforms, which helps identifying precisely instructions of the program which are responsible of the generation of processor data stall cycles. The goal is to provide the developer with clues on the source code lignes of his program’s in high level language (C/C++ typically) which are responsible of these stalls. For each instructions, we provide their contribution to lengthening of the total program execution time. Finally, we estimate the maximum potential gain that can be achieved if all identified stall cycles are avoided by manually inserting software preloading instructions into the source code of the program to optimize.

Les catastrophes naturelles sont de plus en plus fréquentes et sont à l'origine de conséquences socio-économiques souvent graves et coûteuses. La prévision de ces risques, notamment en ce qui concerne les glissements de terrain, est dès lors indispensable. Dans cette problématique, la modélisation numérique doit être pertinente et prédictive. Actuellement, les glissements sous une faible pente (inférieure à 14°) voire très faible (inférieure à 8°), où la rupture est souvent de type diffuse, ne peuvent être expliqués ni par les méthodes empiriques classiques ni par l'analyse limite traditionnelle (théorie de plasticité). De nouvelles approches sont donc nécessaires pour rendre compte de ces mécanismes de glissement. La condition suffisante de stabilité de Hill (1958) basée sur le signe du travail du second ordre pourrait être un critère pertinent pour analyser ces modes de rupture diffus.<br /><br />Ce travail de thèse porte d'une part sur l'analyse et l'implémentation du critère de stabilité de Hill dans deux codes de calculs par éléments finis (LAGAMINE et PLAXIS) et d'autre part sur leur application, dans le cadre des modélisations numériques de problèmes aux limites non linéaires, aux glissements de terrain.<br /><br />L'étude du travail du second ordre, menée sur des modèles de comportement incrémentaux non linéaires, montre que certains sols exhibent de larges domaines potentiellement instables à l'intérieur strict du critère limite de plasticité. Ces analyses sont corroborées par les résultats expérimentaux.<br /><br />Nous montrons, dans ces travaux, par des approches analytique et numérique dans le cadre de la théorie de l'élasto-plasticité, que le critère de Hill est toujours vérifié avant la condition limite de plasticité (critère de Mohr-Coulomb) et le critère de localisation de déformation (critère de Rice).<br /><br />L'utilisation du critère de Hill nous permet d'analyser le glissement de la côtière de Trévoux après une période de fortes précipitations en 1983. Ces travaux de modélisations ont été menés dans le cadre d'un couplage hydromécanique en milieu non saturé.<br /><br />La même démarche a été menée pour l'analyse du glissement catastrophique du versant de Las Colinas (El Salvador) provoqué par un séisme en 2001. La définition du chargement considéré est basée sur une méthode de type pseudo-statique.

Les architectures des machines de calcul sont de plus en plus complexes et hiérarchiques, avec des processeurs multicœurs, des bancs mémoire distribués, et de multiples bus d'entrées-sorties. Dans le cadre du calcul haute performance, l'efficacité de l'exécution des applications parallèles dépend du coût de communication entre les tâches participantes qui est impacté par l'organisation des ressources, en particulier par les effets NUMA ou de cache. Les travaux de cette thèse visent à l'étude et à l'optimisation des communications haute performance sur les architectures hiérarchiques modernes. Ils consistent tout d'abord en l'évaluation de l'impact de la topologie matérielle sur les performances des mouvements de données, internes aux calculateurs ou au travers de réseaux rapides, et pour différentes stratégies de transfert, types de matériel et plateformes. Dans une optique d'amélioration et de portabilité des performances, nous proposons ensuite de prendre en compte les affinités entre les communications et le matériel au sein des bibliothèques de communication. Ces recherches s'articulent autour de l'adaptation du placement des tâches en fonction des schémas de transfert et de la topologie des calculateurs, ou au contraire autour de l'adaptation des stratégies de mouvement de données à une répartition définie des tâches. Ce travail, intégré aux principales bibliothèques MPI, permet de réduire de façon significative le coût des communications et d'améliorer ainsi les performances applicatives. Les résultats obtenus témoignent de la nécessité de prendre en compte les caractéristiques matérielles des machines modernes pour en exploiter la quintessence.

Des méthodes de dimensionnement parasismique récentes reposent sur la prédiction de quantités locales dans les analyses sismiques non-linéaires. Dans ce contexte la modélisation de l'amortissement avec un modèle visqueux est un point faible. Cette thèse porte sur le développement d'une représentation physique des sources d'amortissement matérielles dans les éléments structuraux des portiques en béton armé (BA). Nous avons formulé et implanté dans un code de calculs par éléments finis (EF) un nouvel élément de poutre multifibre basé sur une cinématique de Euler-Bernoulli enrichie par des sauts de déplacement, et une nouvelle loi de béton robuste capable de représenter les principales sources de dissipation matérielles. Le modèle de matériau a été développé dans le cadre donné par la thermodynamique avec variables internes et une méthode des EF mixte a été retenue pour l'implantation numérique. Les simulations numériques faites avec cet élément multifibre montrent que des sources de dissipation autres que matérielles devraient être ajoutées dans les modèles et que ce nouvel élément est capable de simuler l'évolution non-linéaire d'un portique en BA en un temps de calcul satisfaisant.

Ce travail de thèse introduit un nouveau concept dans la vérification des circuits au niveau RTL : l'interopérabilité entre simulateurs HDL, émulateurs matériel et plateformes de prototypage. Cela permet de bénéficier, à la fois de l'excellente vitesse d'exécution des plateformes de prototypage et des capacités de déboguage, d'observabilité et contrôlabilité offertes par les émulateurs matériel et simulateurs HDL. L'idée principale de l'interopérabilité consiste en la réalisation des tests sur une plateforme de prototypage rapide tout en réalisant périodiquement des sauvegardes de l'état du circuit. Lorsqu'une erreur apparait, le déboguage est réalisé, soit un émulateur rapide, soit un simulateur HDL économique : le test est alors rejoué à partir de la dernière sauvegarde d'état réalisée avant l'instant d'apparition du problème. Enfin, cette thèse présente un flot de prototypage, validé sur un circuit industriel STM HLS25, permettant d'intégrer l'interopérabilité comme une fonctionnalité du circuit

La finalité du système constituéd'un utilisateur et d'un système de traitement de texte est de produire des documents visibles et lisibles pour un lecteur humain. L'analyse de l'évolution des progiciels de traitement de texte révèle une complexité fortement croissante. Contrairement à l'idée répandue de leur facilité d'usage, nous constatons qu'ils posent des problèmes récurrents aux utilisateurs (éditeurs ou lecteurs) attestés par une étude informatisée des traces laissées dans un ensemble contrasté de fichiers : les objets abstraits sont peu utilisés et le plus souvent indépendamment de leur fonction de structuration hiérarchique ou sémantique. La mise en perspective des facteurs métier, économique et technique dans la genèse de ce système montre la nécessité de passer de l'étude du traitement DE texte à celle du traitement DU texte .Cette approche nouvelle conduit à proposer d'autres orientations de recherche dans l'élaboration de curriculums.